TWI273693B

TWI273693B - Electrostatic discharge protection device

Info

Publication number: TWI273693B
Application number: TW093107574A
Authority: TW
Inventors: Shiue-Kuen Liau; Tao Cheng
Original assignee: Mediatek Inc
Priority date: 2004-03-19
Filing date: 2004-03-19
Publication date: 2007-02-11
Also published as: US7894170B2; TW200532886A; US20050207078A1

Description

1273693 【發明所屬之技術領域』斟、*本發明藉金屬氧化半導妒分# 立準金屬矽化製程之裝、去牛、栓鎖偵測電路與自我 #電路保持在一定運作㊉、、六^包放電發生時仍可維持内包、抓之靜電放電保護裝置。【先前技術】在電子元件運作時，⑨ lscharge，ESD)是造效應—（Electro-Static =過度電性應力（Electric^ 〇的電子元件或電子系統受容；=元件，會導致-種對以匕 ’使得電子產品工作路的 C為因素所形&，很難避免如此生，產、:放電情形，原因在於電子元件或系統在製造^成體、m試、存放或搬運過程中，靜電會累積在人的垃積，在某種情況下，人體與設備的接觸或電子亓ϊ电觸，將會形成一靜電放電之放電路徑，間或系統遭到*可預測的破壞。使彳于-电子元件即2求有效防堵靜電放電電流對電子元件造成的損宝電^靜電放電保護電路以提供ESD電流排放路徑，—、"， μ呆遵70件所能承受的最大靜電放電電流，應相當於静一 D，如第一圖電壓電流特性圖所示一'元欠一次久/U丨丁 r/J貝£ 件的二次崩潰點

第5頁 1273693 五、發明說明（2) 崩潰區B與二次崩潰點D，若電流已到達此二次崩潰區β，則對元件會造成永久性的破壞。目前一般保護電路元件使用如逆偏一極體、雙載子電晶體（Bip〇iar) 、金屬氧化半導體（M0S)元件以及矽控整流器 (Silicon-Controlled Rectifier，SCR)等，在這些防護電路中，大多是利用元件工作在其一次崩潰（n breakdown)區來排放靜電放電電流，如第一圖電壓電流特性曲，所示之一次崩潰區A，元件在經過一次崩潰點C到達:次崩潰區A時，此靜電保護裝置即運作於圖示中之反轉崩潰區（snap breakdown) E，靜電保護元件不合傷，且因元件接地（零電位）形成一 ESD電流排放ς徑。

M Ϊ般電防護裝置係針對人體放電模式（Huma^b0打 ° — 或疋機斋放電模式（Machine Model，MM :靜電經由外界的人體或機器經由積體電路腳位（pin ) 進入内部電路Φ , ^ 所以一般的靜電保護電路都直接設置在内部電路的輸入式於山 ^ ^ ζ. 戈輸出 ~ 墊（Bonding pad)旁，以就 M . Μ、,、电/瓜。而兀件充電模式（Charged-Device

Model，CD Μ)之輕 r Q κ + ％電何係先儲存在元件浮接的基底 v Substrate) ， a 甘㊄杲一腳位接地時，這些靜電電荷便因此而獲得一放雷％ ^ & ^ φ 略從透過接地的腳位放電出來。此種元件兄電棋式的靜雷α & X ^ 電現象’極容易造成輸入端閘極（gate J 板打牙，即#足μ , 田气輸入‘閘極已經有靜電保護電路的使 ^ ^ ^ 毛下仍無法導通以排放瞬間產生的元件充 %棋式靜電放電電流。

第6頁 1273693 五、發明說明（3) 請參閱習， 20之示音圖。镇技術第二圖，圖中所示為一靜電保護電路路22、二次靜ΐ電保護電路20包含有一主靜電放電箝制電電放電箝制電ϋΪ箝制電路24—電阻26,並先與次靜聯，此靜電放♦ 24串聯後再與主靜電放電箝制電路22並内部雷路21不^保護電路2〇係位於輸入銲墊29側以來保護產生的靜★放^於因為受到外界輸入之靜電放電電壓23所為靜電彳早镬帝），其中靜電放電電流以虛線25表示，係静=保屢包路20導引至接地端27。當人體放電模式或機器放電模式之靜電放到：：I:腳位時，來自於外界的高電位靜電電壓23傳溫電“ίϊϊ::式金氧半電晶？ 28的閑極，因此次靜電放 23，、包勺主要功能在於箝制過高的靜電電壓輸入放電S ί補式金氧半電晶體28的閘極端被過高的靜電用短、I ΐ 傷。但一般的次靜電放電箝制電路24都是利 C Short- channel)的Ν型金屬氧化半導濟流η實現’—般都承受不了多大的靜電放電電以、因此而再加入電阻2 6以及主靜電放電箝制電路2 2， Υ避免過大的靜電放電電流流經短通道關〇3元静私放毛柑制電路24。靜電放電電流25主要依的=制：路22來排放，所以需要有較高的電流承受能：丨万覆兀件所組成主靜電放電箝制電路2 2。但此類元件一，都^有較高的導通電壓或較慢的導通速度，因此又需要人靜電放電箝制電路2 4的輔助才能夠有效地保護互補式金

第7頁 1273693_ 「 --- '____ 五、發明說明（4) ' " 氣半電晶體2 8的閘極。然而，此習知技術之靜電放電保護電路20可以等效成較大的電阻與電容的組合，運作於第一圖所示一次崩潰區A後之反轉崩潰區E，並對輸入訊號而言將相對有較大的RC時間常數延遲，而不適合高頻訊號以及電流模式輸入訊號的應用。隨著先進製程如汲極輕參雜（Light D〇ped Drain， LDD)以及矽化物擴散（SiUcided diffusi〇n)製程的使用，雖然在積體電路的集積度以及運算速度上有所提升，但相對地犧牲了積體電路（不論是内部電路或是應用在靜電放電保護電路）的靜電放電對抗能力。為了克服因LDD結構所帶來靜電放電對抗能力下降的問題，製程上便發展出靜電放電植入製程（ESD— Process)，其概念乃是在同一互補金氧半（cM〇s)製程中做出兩種不同的NM0S元件，一種是給内部電路用具有 LDD結構的NM0S元件，另-種是給輸入/輸出級使用但不具有LDD結構的NM0S元件。要把這兩種元件結構合併在同一製程^，便需要在原先的製程中再加入一層靜電放電植入用的光罩，再加上一些額外的製程處理步驟，便可在同一製程中做出不同NM0S元件另外，由於使用靜電放電植入製程所產出的NM0S元件與LDD結構的NM0S元件不同，故需要額外的處理及設計來抽取這種靜電放電植入製程NM〇s元件的SP 1 CE參數，以利電路模擬與設計工作的進行。、至於石夕化物擴散製程，其主要目的在降低M0S元件在及極與源極端的串聯雜散電阻，以提升M〇s元件的操作速

1273693 五、發明說明（5) 度’進而使CMOS技術可以做到更高頻率的應雜散電阻都很小，使得當靜電放電發生時了二但也由其會很容易地傳導到M0S元件的LDD結構，而 =放電電流破壞，甚至使用再大尺寸長寬比（W/L)的m〇件的級也無法有效地提昇其靜電放電的抵抗能力。I *輸出提昇輸出級的靜電放電防護能力，在製 β ’為了 rrrt(snicided 術，把輸出級M0S元件中部分的矽化層給去耘技使M0S元件具有較高的源極與汲極電阻，而能有=地 MOStc件對靜電放電的防護能力。 &幵上述習用技術請參閱第三A圖與第三B圖，第三A图盘第三B圖分別為一 M0S元件汲極是否有矽化物隔離塊Θ，、罢Silicide block)設置之佈局示意圖。第三細為益設置：化物隔離塊之佈局，上下包含有源極接點…，版金屬層3la，31b，其間有限流作用之多矽閘極（p〇iy以忧 )34，中間有複數個汲極接點33，針對第三a圖改良的第三β圖則為有矽化物隔離塊的設置，且由於佈局上的限制’使得汲極（33)與源極（32a，32b)間的距離 ^ SPacing)必須要到達到能夠設置此矽化物隔離塊”的程度儘管石夕化物隔離塊3 5是用來增加汲極接點β β與多石夕間極34間的電阻而能有限流的作用，使得此種元件對於靜電放電的抵抗力能有所增強，但也由於汲極接點3 3與源極接點3 2 a，3 2 b間距離的增大，整個μ 〇 S元件的佈局也將佔據更大的面積（空間），相對地將影響單一晶圓上所能

Ι^ΗΠ 第9頁 1273693

五'發明說明（6) 產生之MOS元件的备阻的增加蔣册致目。此外，就輪入端的觀點而言，電

+JL 不適於高頻訊於U传輸入訊號的Μ時間常數延遲增加，而請參閱第是電流訊號模式的輸入。露之靜電放電保 2國專利案€ US 2 MV1 MO Μ Ο所揭靜電保護電路/ g路用來保護内部電路之示意圖。其中連接，其中電、原與内部電路4 2均與至少兩電源線4 3與4 4電零電位電源線。、線4 3與4 4較佳分別為一電源供應線以及一靜電放電保，帝放電保護電路^ 龟路4 0包含有一電源線4 3與4 4間的靜電 413組成又藤〇由—CM0S的反相器412以及一 RC延遲器循著順偏的二于極上玫電電壓所衍生的靜電放電電流能夠一圖所示之一 &，對（D1與D2或是D3與D4)或是操作於第 RrPd/、 λ一二人崩潰區A (或反轉崩潰（Snapback breakdown)區 ^ ^ _ 念艇於人"，以之電源線間靜電放電保護電路4 1 0的基处甘电日日體(Substrate —triggered M0S) 417而此又侍:靜電放電路徑。CMOS反相器4 1 2係用來觸發基底觸毛金氧半包晶體4 1 7，而基底觸發金氧半電晶體4 1 7的閘極係透過一電阻r 2與電源線4 4連接，用來於無靜電放電發 f時，保持此基底觸發金氧半電晶體41 7保持在關閉的狀悲。此靜電放電保護電路是直接設置在輸入銲墊4 5與内部電路4 2之間’用來提供靜電放電電流的放電路徑。接面二極體對D1至D4分別可以等效成一電容C1至C4，而C1與C2係與C 3跟C 4串聯，整個等效的電容值會隨著接面二極體的設置數量增多而下降。

第10頁 1273693 五、發明說明（7) 在第四圖所示之靜電放電保護電路辦，不論是基底觸發金乳半電晶體417、CM0S反相器4i2以及“延遲電路 4 1 3 _的Μ 0 S元件（JR C延遲雷敗413中+ h π 件來實現）都必須有第ί二二中的電容c可由-M0S元的#罟^ uhq- ^ — B圖所述之汲極矽化物隔離塊35 的设置。當M0S兀件之汲搞古/μ FT- Μ ^ t _ 次役有矽化物隔離塊的設置時，的，可以^對靜電放電的抵抗力，但隨之上升的等效輸的入 ί 將此μ種M0S元件在高頻領域的應肖。此外，此的面積也較一般製程沒有例隔離塊佔據的面積為大，相對將造成單一晶圓上MUS7G件5又置數目的下降。鑑於習用靜電防護電路生& 遲之缺，點，本發明即提出一;積太大與有訊號延靜電放電發生時仍可維持内離塊，且於靜電放電保護裝置。 p電路保持在-定運作電流之發明内容】本發明為一種靜電半導體元件、偵測n 遵裝置，係猎使用金屬氧化等裝置，使於靜+】+ ^我對準金屬矽化製程之電晶體定靜電放電:；；：巧生時仍可維持内部電路保持在-使用^物_塊^不強需靜於該放電^體之^極該裝置包：ί=靜電防護元件面積之目的。二開關，並電偵測電路，至少包括有-電容、-第工電丨生連接至欲保護之内部電 1273693 五、發明說明（8) 關，係以一自我對準金屬矽 + 導體（NMOS)，該第一開關之型金屬氧化半此裝置達到在靜電放電發生時，该該偵測電路；藉於該第-開關之開啟狀態時穩定；；：保護裝置運作元件之崩潰特性下。下放電，而非運作於實施方式】值物的增源 ( 矽放運示其 ( 置電相對於習用技術利用一 Rc^ 之靜電放電栓鎖住，在一定時間内等-…壓隔離塊是用來增加汲極與多矽閘極間的電二矽化作用，使得此種MOS元件對於靜電放電的 ^有限流強（請參閱第三B圖）’本發明藉接所之金屬氧化半導體元件（M0S)、栓鎖谓數個電 latch-detected tUrned-〇n circuit)與化製程（salicide)之金氧半電晶體等農置吏於靜^ 電發生時仍可維持本發明欲保護之内部電路=二=I 作電流之靜電放電保護裝置，並不需於該電晶體^: 1 drain)使用矽化物隔離塊來加強靜電放電保護能力/ 請參閱第五A圖本發明靜電放電保護裝置示^ = ° 為一跨接兩電源（VDD，VSS)間之靜電放電保護裝置，中控制電流啟閉（0n/0f 〇之開關皆具體以金1氧t半’ NMOS，PM0S)實施，在第一電源VDD與第二電源^ss間設一第一開關Ml作為靜電放電發生時有導通電流以建3立°"放路徑作用之開關’本發明所述之複數個開關係以N型金

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五、發明說明（9) 屬氧化半導轉步、去上、/ 準金屬矽化之製 NM0S)，而第一開關更可以自我對一偵測電路52逵技ΐ 亚不需包括矽化物隔離塊，另有控靜電放電情形C1的閘極端（gate) ’隨時掌 ^ /、閘極連接内部電路5 0。作=五A圖之裝置，沒有靜電放電情況發生之正常 :/Γ"1為關閉（。⑴狀態，當靜電放電ii :門：镇，52中電容搞合效應產生高電位使第二生 M?啟，㈣—t源m產生的靜電電流則藉此導引至’關 :电源VSS#地’形成一放電路内部放電保護之目@。因内部電路5_制電路52之閑接’可隨時監控靜電放電之放電情形，即藉控制第-開關Μ之閑極端p電位，以控制開啟（ 52末間，當電流尚於一靜電流上限（thresh〇ld)，開關鬧啟，等待靜電流放冑，若低於該上⑯，弟閉，並非一運作於元件之崩潰特性（如第一圖之反轉崩潰= E)。本貝把例因為使用與内部電路5〇之保護控靜；放電，實際運用不需使用…隔離塊來加強保濩此力，僅而自我對準金屬矽化製程之電晶體 (Self-Aligned SiUcidati〇n，SaHcide)，以達降低電路寄生效應與降低元件面積之功效。上述藉偵測電路52來對第一開關M1做啟閉控制，隨著靜電放電情形而改變啟閉狀態，並非使用靜電放電保護元件的崩潰特性’即使於高電壓之靜電放電狀態，仍可使整體電路運作於如第五β圖運作特性圖之穩定放電電流I 〇情

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狀態穩開關Ml之開啟五、發明說明（ίο) 況下，本發明所述之裝置即以該第一定放電。

再請參閱第六圖本發明第一實施例示意圖，圖示声接弟一電源VDD與弟一電源VSS間之靜電保護電路:靜電放電情況發生之正常運作模式時，第一開關M丨為關閉狀恶’而此時連接弟一開關Μ 2之汲極端p，即第一開關旧之閘極端Ρ為低電位（low)，而另有跨接兩電源（VDD，vss )之電谷C與弟一開關’弟一開關μ 1更連接控制内部電路 5 0通道之電晶體（並未顯示於此圖）亦為關閉狀態，表示並未啟動靜電放電保護模式，而此時，内部電路5 〇連接於第二開關M2閘極端Q之電壓為高電位（high)，第二開關 M2為開啟狀態（on)，藉此通道隨時與第二開關m2監控靜電放電狀態’此第二開關M2之開啟狀態更能避免第一電源 VD崎第一開關Ml產生雜訊（noise)而影響其啟閉狀態與靜電放電保護效能。

若於第一電源VDD到第二電源VSS間發生靜電放電 (ESD)現象，本裝置之電容c即產生耦合效應，使第一開 ^ Μ1之閘極知ρ為局電位’讓第_開關μ 1為開啟狀態，即第一開關M2之汲極端ρ為高電位，因為内部電路5 〇同時偵測到靜電放電，使連接之第二開關从2之閘極端q為低電 $ 為關閉狀態。此時本發明之靜電放電保護裝置即提供一第一電源VDD到第二電源VSS之放電路徑，將靜電流導引，接地之第二電源vss，完成靜電放電保護之目的。因為第二開關M2之閘極連接内部電路5〇，而使第二開關M2隨

Claims

1273693 案號 93107574 日彥(更^£.本丨修正六、申請專利範圍【申請專利範圍】 1. 一種靜電放電保護裝置，包含：一第一開關，係為一金屬氧化半導體（MOS)，該第一開關之汲極（dr a i η )電性連接於一第一電源，該第二開關之源極（source)電性連接於一第二電源；以及一偵測電路，電性連接該第一開關之一閘極端（gate)，該閘極端連接於一内部電路；其中當該偵測電路偵測到該第一電源之電壓上升時，該偵測電路開啟（s w i t c h ο η)該第一開關，使得一電流經由該第一開關從該第一電源流至該第二電源，]該内部電路依據該第一開關之該閘極端之電壓通知該偵測電路，以決定關閉該第一開關之時間；藉此當該第一開關開啟時，該第一開關以一實質上穩定電流放電，以達到靜電放電之保護。 2. 如申請專利範圍第1項所述之靜電放電保護裝置，其中該第一開關係為一自我對準金屬矽化製程達成之Ν型金屬氧化半導體（NM0S) 〇 3 .如申請專利範圍第1項所述之靜電放電保護裝置，其中該靜電放電保護裝置係跨接於複數個電源間。 4. 如申請專利範圍第1項所述之靜電放電保護裝置，其中該靜電放電保護裝置可藉並聯複數個該第一開關達成。 5. —種靜電放電保護裝置，包含：一偵測電路，至少包括有一電容、一第二開關，其中該電容之一第一端電性連接於一第一電源，該第二開關

第19頁案號 93107574 1273693 修正曰六、申請專利範圍為一金屬氧化半導體（MOS)，該第二開關之汲極 (drain)電性連接於該電容之一第二端，該第二開關之源極（source)電性連接於一第二電源，而該第二開關之閘極電性連接一内部電路；以及一第一開關，係以一自我對準金屬矽化製程達成之金屬氧化半導體（M0S)，該第—開關之汲極㈠^化）電性連接於該第一電源，該第—開關之源極（s〇urce)電性連接於該第二電源，該第一開關之閘極端電性連接該第二開關之汲極；其中當該摘測電路偵測到該第一電源之電壓上時測電路開啟（switch 〇nm Ρθ Μ 电！上开時該偵笛一 M％ ^镇）開關，使得一電流經由該 ί第電源流至該第二電源，該内部電路依據閉該第一開關之時間；劂電路，以決定關 J:當該第-開關開啟時，$第一開關以一上流放電，以達到靜電放電之保護。貫貝上穩疋電其中其中 -電，端，該第 6.如申請專利範圍第5項所述之靜電放俘駐番，靜電放電保護裝置係跨接於複數 γ裝置’ 該内部電路更包含一第三開關，一保^裝以置’ 兮签、Ξ: 極電性連接於該另一電容之第 δΛ , 一歼1之源極電性連接於該另-電容之楚一 e 二開關之閘極電性連拉一 m 之第一知，該之汲極電性連接於；“ 一幵之閘極，該第三開關

第20頁 1273693 修正

_案號 93107574 六、申請專利範圍性開 8 1接於該第一電該電阻之第二端電性連接於該第關之沒極以及該第二開關之閘極。、弟 •如申請專利範圍第5項所述之靜電放電保護裝置，盆中該第一開關之閘極電性連接該内部電路。 9·如申請專利範圍第5項所述之靜電放電保護裝置，其中該靜電放電保護裝置可藉並聯複數個該第一開關達成、。 10· —種靜電放電保護裝置，包含：一第一開關，係為一金屬氧化半導體（_)，該第一開關之汲極（drain)電性連接於一第一電源，該第一開關之源極（source)電性連接於一第二電源· 門關ΐΐΓ關，係為一金脣氧化物半導體(mos)，該第二 ;:容：該電容之一第一端電性；=第一電源、，該匕：弟二端電性連接該第一開關之問極端乐一開關之汲極端；以及一内部電路，電性連接該第一广卜該第二開關之該間極開關之該閑極，該内部電隨之上二：：,之電壓上升時，該第-開關之閘極電壓 V並開啟（s w 11 ch on)兮筮由該第一贷第—開關，使得一電流經依據該第一 M i „Γ 該采二電源，該内部電路第二開之電壓通知該第二開關，、當該藉此以啟時’即關閉該第一開關；流放電，以、查弟開關以一實質上穩定電以達到靜電放電之保護。

1273693 MM 931Q7B74 修正曰六、申請專利範圍 1 1 女^申含主亩 - 中誃明寻利範圍第1 〇項所述之靜電放電保護裝置’其 ^〆開關係為一以自我對準金屬矽化製程達成之N型金屬氧化半導體（麗os)。明專利範圍第1 0項所述之靜電放電保護裝置，直中該内部電路更包一 ^ 阻，該第=文匕备弟二開關，一另一電容，以及一電兮楚：—開關之汲極電性連接於該另一電容之第一端，關之源極電性連接於該另一電容之第二端，該第 ::極電：Ϊ! 於該第一開關之閘極，該第三開關連接於該苐二開關之閘極，該電阻之第一端電性連接於該第一電源，該電阻之第二端電性連接於該第二開關之汲極以及該第二P4關之閘極。 ~ 1 3 ·如申請專利範圍第1 〇項所述之靜電放電保護裝置，其中該靜電放電保護裝置係跨接於該複數個電源間。 ^ 1 4·如申請專利範圍第1 〇項所述之靜電放電保護裝置，复中該靜電放電保護裝置可藉並聯複數個該第一開關〃 15·—種靜電放電保護裝置，包含：取。一第一開關，係以一自我對準金屬矽化屬氧化半導體（MOS); 逆战之金一第二.開關，該第二開關之汲極端係連接該第一開關之閘極端，一電容，該電容之一第一端電性連結於該第―電源，該電容之一第二端電性連接該第一開關之閑極端以及誃第二開關之汲極端；以及 Μ 一内部電路’係電性連接該第一開關之該問極，該内

第22頁 1273693 ---tl_93107574 车弓日倐正六、申請專利範圍 ' " 一"'—---— 部電路，性連接該第二開關之該閘極；其中該靜電放電保護裝置係運作於該第一以及該第二泰間發生靜電放電情況下，在靜電放電發生時，該靜電放電保護裝置於該第一開關之開啟狀態時穩定電流下放電，運作於元件之崩潰特性下放電。 1 6 ·如申請專利範圍第1 5項所述之静電放電保護裝置，复中該内，電路更包含一第三開關，一另一電容，以及一/電阻，該第三開關之没極電性連接於該另一電容之第一端，該第三開關之源極電性連接於該另一電容之第二端，該第二開關之閘極電性連接於讓第一開關之閘極，該第三^關之汲極電性連接於該第二開關之閘極，該電阻之二二雷 =接ΪΓ第一電源’㈣阻之第二端電性連接於該第三開關之及極以及該第二開關之閘極。 1 7 ·如申清專利範圍第1 5項所述之靜電放電保護穿置，其中該靜電放電保護裝置係跨接於複數個電源間。 18·如申請專利範圍第15項所述之靜電放電保護裝置，豆中該靜電放電保護裝置可藉並聯複數個該第」開"關達成〜。

1273693 "οΤ~9~ 23 s 琴：力日修(更)正替換頁丨圖式 VDD C Q P Μί 1 ί2 i-1 1-

50 VSS 鄱第六圖

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