TWI265597B - Method of fabricating openings and contact holes - Google Patents

Description

1265597 九、發明說明： 【發明所屬之技術領域】 本發明係關於-種形成開口之方法，尤指一種可有效避免高分 子副產物殘留之製作接觸洞、介層洞麵渠制口之方法。 【先前技術】 隨著積體電路的線寬不斷地縮小，半導體元件的微小化已進入 到殊次微米等級，*單-{上的半導體元件触度越大表示元 件之間關隔也就越小’這使得接觸洞的製作越來越困難。目前， 在線寬已達到0.065微米的情況下，要製作出如接觸洞、介層洞與 溝渠等開口，特別是高深寬比的開口，難度日益升高。 請參考第1圖至第4圖。第1圖至第4圖係為習知技藝在製作 接觸洞的方法示意圖。如第1圖所示，首先提供一半導體^底^， 在半導體基底10上形成有-MOS電晶體树2()，其包括有源極 /汲極區域12設於半導體基底1〇中，—閘極結構14設於半導體基 底10上’以及-侧壁子16設於閘極結構14之側壁。同時m〇s土 電晶體元件20並以淺溝絕緣區域24電性隔離。此外，在M〇s電 晶體元件2〇以及料縣底K)絲讀私接_侧停止層 (contact etch卿layer, CESL)32，而在接觸洞蝕刻停止層幻之丄 則覆蓋有層間介電(ILD)層34。接著’在ILD層34上^依序形成 一抗反射層36與一光阻層40，再利用曝光顯影製程，在光阻層 40中形成開口 42,以於源極/汲極區域12與閘極結構14上方定義 5 1265597 出接觸洞之位置。 如第2圖所示，接著利用光阻層4〇作為钱刻遮罩進行茲刻， 經由開口 42侧抗反射層36以及ILD層％，並停止於接觸醜 刻停止層32 ’以形成開π 44。隨後，如第3圖所示，再利用光阻 層40以及抗反射層36作輕刻遮罩，進行第二次的非等向性姓 刻製程，經由開π 44侧接觸洞侧停止層32，如此即形成接觸 上述之習知技藝形成接觸洞的方法仍有諸多缺點待改善。首 先，習知技藝在钕刻接觸洞餘刻停止声 不足，合對接觸懒W Μ : 時’祕選擇比的 足θ對接觸湖的ILD層34造成損害，造成 Z ’習知技藝师LD層34和娜嶋彳停止層 :子副產齡躲在接觸财，使働,1後的__^; 概之祕，如此-來，下麵導賴域 能不足，導致接觸阻值的上升。 ⑽來的面積有可 由此可知1知技藝形成接翻的方法 特^要一種可以降低接觸洞接觸阻值的製作^= 文善， 會影響到形成在ILD層部分的接觸洞輪廓。/ 5日，又不 1265597 【發明内容】 本發明之目的之-在於提出-種製作開口之方法，以克服習知 技術無法克服之難題。 為獲致上述目的，本發明之-較佳實_提出—種製作開口之 方法。上述方法至少包含有下列步驟··提供一半導體基底，且上 述半導體基底由下而上依序包含有一餘刻停止層與至少一介電 層；圖案化上述介電層以於上述介電層中形成複數個開口，並曝 露出位於上賴π底部之侧停止層；形成—介電_，覆蓋於 上述介電層之表面、上述開口之内壁與上舰刻停止層上；以及 去除位於上述介電層以及上述韻刻停止層上之介電薄膜。 為獲致上述目的，本發明之另—較佳實施例提出—種製作開口 之方法。上述方法至少包含有下列步驟：提供—半導體基底上 f半導體基底至少區分為—第—树區與—第二元件區，上述半 導體基底由下而上依序包含有―_停止層與至少―介電層，且 上述敍刻V止層覆蓋第一元件區而未覆蓋於第二元件區；圖案化 =丨電層以於第兀件區與第二疋件區之上述介電層中形成複 數個接觸洞，且錄第-元倾之上雜_曝糾上職刻停 止層，形成-介電薄膜，於第1件區覆蓋於上述介電層之表面、 上逑接觸社内壁與上述_敍層±，秘第二元件區覆蓋於 上述介電層之表面、上述接觸洞之内壁與上述半導體基底上；以 及去除位於上述介電層、上述綱停止層與上述轉縣底上之 7 1265597 介電薄膜。 為了使貴審查委貝能更進—步了解本發明之特徵及技術内 容:請參閱以下有關本發明之詳細說明與附圖。然而所附圖式僅 供茶考與輔助說明用’並非用來對本發明加以限制者。 【實施方式】 # 請參考第5圖至第8圖。第5圖至第8圖為本發明一較佳實施 例製作開口之方法示意圖，其中上述實施例係以製作接觸洞 (麵acthole)的方法為例，說明本發明形成開口之方法。如第$圖 所示，首先提供-轉體基底5〇，在半導體基底5〇上形成有一 MOS電晶體兀件60 ’其包括有源極/沒極區域52設於半導體基底 5〇中，.結構54設於轉體基底5〇上，以及側壁子％設於間 極結構54之側壁。同時M〇s電晶體元件6〇之問極結構難源 極/沒極區域52之表面可選擇性地包含有金躲化_，其材質 鲁可為鈦、銘或鎳等，而M0S電晶體元件6〇並以淺溝絕緣區域64 電性隔離。此外，在M0S f晶體元件6〇以及半導體 上依序覆，有-接觸洞侧停止層，而在接觸洞^停止層^ 之上則覆蓋有一層間介電(ILD)層74。 —前述之ILD層74與接觸賊刻停止層在材料之選擇上應考 置其侧選擇比，-般而言ILD層74之材料可以包含有则石夕 軋層、未摻_氧層或摻雜魏鮮。摻雜魏層包含有酬石夕 8 1265597 氧化層、氟石夕氧層、麟石夕氧層_石夕氧層等，並利用沉積技術例 如電裝加触學氣概積製程_成，__侧停止層72則 為氮化石夕層或其減ILD層74具有高侧選擇比之材料。 接著，在ILD層74上方形成一遮軍層％，且遮罩層％包含 有複數個開口 82，分別對應於_結構Μ與源·極_ 52， 耩以定義接_。其巾縣層％可包含有—細層一金屬層或 -介電層，且由於光阻材料易於後續_製程中產生高分子副產 物殘留，因此本實施例之遮罩層76的材料以金屬材料或介電材料 如氮化矽為較佳。 如第6圖所示’接著利用遮罩層76作為韻刻遮罩進行一非等 向抛_，經由開π 82 _肋層74並侧停止於接觸通 刻停止層72，以形成開σ 92。隨後，如第7圖所示，去除遮罩層 76 ’於開π 92形成後可另進行—清潔製程，其中清潔製程可為一 渔式清洗製程或-乾式清賴程，鋪㈣位(in_situ)或非同位 (㈣肋)方式進行’以去除餘刻ILD層74時於開口 ％之内壁所殘 留之高分子副產物。_於仙層74之表面、開口 92之内壁盘 娜_停止層72上形成一介電薄膜94。其中於本實施例中、， 接觸洞之線寬係介於5〇至觸奈米，並以沾奈米為較佳因此 介電義94之厚度以介於Q 5至1G奈米之間為較佳，然本發明並 不侷限於此’ _製程線寬與ILD層74厚度之㈣，介電薄膜 94之厚度可作較。介電_ 94可魏切麵、氮化石夕薄 1265597

膜或氮氧化梦薄膜笼。s L 常數大於3 9)仙、 電薄膜94亦可由高介電常數(介電 讀大於3.9)材料所組成，例如氧触、氧： 魏化铪錢胁料，同猶著個调之====、 ，式’ 化學氣相沉積、常學氣相沉積 氣相沉積與原子層沉積等加以形成。 強化予 / _不’隨後進行一回侧_㈣製程’敍刻掉位 於層74表面與接觸洞侧停止層72表面之介電薄膜94，而 開二92側壁上之介輯膜94則被保留。接著再_掉開口 92所 曝:出之細概刻停止層72，即職接咖％。另外值得注意 的疋為確保閘極結構54與源極/沒極區域52之導電良好或維持 接觸/同％缝之潔、較，於形成接觸洞96後另可進行至少一表 面處理製程，例如细—摻雜製程以降低閘極結構％與源極/没極 區域52之電阻值’或是利用一清潔製程以徹底清洗接觸洞96之 内壁，以利於後續接觸插塞之製作。 上述製作接觸洞之方法為本發明一較佳實施例，然而本發明製 作開口之方法並不限於製作接觸洞，而可應用於製作半導體基底 中之各式開口，例如介層洞(viah〇le)4是溝渠(trench)。請參考第9 固至第12圖。第9圖至第12圖為本發明另一較佳實施例製作開 口之方法示意圖，其中上述實施例係以製作介層洞與溝渠的方法 為例，說明本發明形成開口之方法。如第9圖所示，提供一半導 體基底10〇，並於半導體基底1〇〇上依序形成一蝕刻停止層1〇2、 1265597 一介電層104與一遮罩層1〇6。半導體基底10〇另包含有一導電圖 案108’且遮罩層1〇6包含有複數個開口 ι1〇，對應於導電圖案1〇8。 如第10圖所示’利用遮罩層106進行一非等向性蝕刻製程， 以於介電層104中形成複數個開口 112,並曝露出開口 112底部之 蝕刻停止層102。接著如第U圖所示，去除遮罩層1〇6，並於介 電層104之表面、開口 112之内壁與曝露出之敍刻停止層1〇2之 . 表面形成一介電薄膜114。最後如第12圖所示，進行一回蝕刻製 耘，去除位於介電層1〇4表面與蝕刻停止層1〇2表面之介電薄膜 114 ’並接著將曝露出之餘刻停止層1〇2侧掉，即製作出介層洞 Π6與溝渠118。另外’於本實施例中亦可視需要於去除遮罩層· 之後進仃清潔製程’而於製作出介層洞116與溝渠118後進行表 面處理製程，同時姓刻停止層1〇2、介電層1〇4、遮罩層ι〇6與介 電薄膜114之材料如前述實施例所述，在此不多作費述。 本4月製作開口之方法另具有一優勢，亦即姓刻停止層可為自 =對準金屬石夕化物阻擔層(saliddebi〇ck，糊，以簡化製程步驟。 η考第13圖第13 ®為本發明另-較佳實施例製作開口之方 法示意圖。如第13圖所示’提供—半導體基底⑽，且半導體基 底130可區分為一第一元件區1如靜電保護元件區或記憶體元件陣 列’以及-第二树㈣如邏輯元件區。—般而言邏輯元件之間 f與源極/祕區顧要製作自行解金财化物讀升元件之效 能’而靜魏護元件或是記贿元件制不需製作自行對準金屬 1265597 矽化物’故於進行自行對準金屬石夕化物製程時係先於第一元件區了 上形成-自行對準金屬魏物阻播層丨♦因此於本實施例中，可 將第-元倾！之自行解金屬魏铜f層⑽健，作為後續 . 綱介電層之餘刻停止層之用，以簡化製程步驟，而後續製作開 口之步邮贿述實施财詳加贿，在此不讀費述。 以上所述僅為本發明之較佳實施例，凡依本發明申料利範圍 參所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。 【圖式簡單說明】 第1圖至第4圖係為習知技藝在製作接觸洞的方法示意圖。 第5圖至第8圖為本發明一較佳實施例製作開口之方法示意圖。 第9圖至第12圖為本發明另一較佳實施例製作開口之方法示意 圖。 第13圖為本發明另一較佳實施例製作開口之方法示意圖。 12 1265597

【主要元件符號說明】 10 半導體基底 12 源極/没極區域 14 閘極結構 16 侧壁子 20 MOS電晶體元件 24 淺溝絕緣區域 32 接觸洞蝕刻停止層 34 ILD層 36 抗反射層 40 光阻層 42 開口 44 開口 46 接觸洞 50 半導體基底 52 源極/汲極區域 54 閘極結構 56 侧壁子 58 金屬矽化物 60 MOS電晶體元件 64 淺溝絕緣區域 72 接觸洞钱刻停止層 74 ILD層 76 遮罩層 82 開口 92 開口 94 介電薄膜 96 接觸洞 100 半導體基底 102 姓刻停止層 104 介電層 106 遮罩層 108 導電圖案 110 開口 112 開口 114 介電薄膜 116 介層洞 118 溝渠 130 半導體基底 140 自行對準金屬石夕化物阻擔層 13

Claims (1)

1265597 十、申請專利範園： 丨· 一種製作開口之方法，包含有： 提供一半導體基底，且該半導體基底由下而上依序包含有一蝕 刻停止層與至少一介電層； 圖案化該介電層以於該介騎中形成複數觸口，並曝露出位 於該等開口底部之該蝕刻停止層； 化成”電薄膜’覆蓋於該介電層之表面、該等開口之内壁與 該蝕刻停止層上；以及 去除位於該介電層以及該_停止層上之該介電薄膜。 其中該等開α包含有翻洞、介層洞 2·如請求項1所述之方法 或溝槽。 其中該介電薄膜包含有氧化矽薄膜、 3·如請求項1所述之方法，其中 氮化矽薄膜或氮氧化矽薄膜。 其中該介電馳包含魏化组薄膜、 料膜或氮氧 4·如請求項1所述之方法，另 氧化鈦薄膜、氧化錘薄膜、 矽铪薄膜。

1265597 2求項1所述之方法，其中該等開口之線寬係介於％至觀 不米且該’丨電薄膜之厚度係介於0.5至10奈米之間。 如明求項1所述之方法，另包含有於形成該介電薄膜之前先進 ; 行一清潔製程。 8·如明求項1所述之方法，其中圖案化該介電層之步驟係利用一 • 料層配合一餘刻製程加以達成，且該遮罩層包含有-光阻 層、一金屬層或一介電層。 •如叫求項1所述之方法，另包含有於去除位於該介電層上以及 該蝕刻停止層上之該介電薄膜後，進行一表面處理製程。 1〇·如請求項9所述之方法，其中該表面處理製程包含有一換雜製 程或一清潔製程。 U· —種製作接觸洞之方法，包含有： 提供-半軸基底，辭導體基底至少區分為—第—元件區與 一第二元件區，該半導體基底由下而上依序包含有一蝕刻停止 層與至少一介電層，且該蝕刻停止層覆蓋該第一元件區而曝露 出該第二元件區； 圖案化該介電層以於該第一元件區與該第二元件區之該介電 層中形成複數個接觸洞，且位於該第一元件區之該等接觸 15 1265597 洞曝露出該钱刻停止層； 心成介電薄膜，於該第—元件區覆蓋_介電層之表面、讀 等接觸洞之内壁與該蝕刻停止層上，而於該第二元件區覆 蓋於該介電層之表面、該等接觸洞之内壁與該半導體基底 上；以及 ” 去除位於該介電層、該姓刻停止層與該半導體基底上之該介雷 薄膜。 电 12.如請求項11所述之方法，其巾該侧停止層包含有-自行對 準金屬矽化物阻擋層。 13.如請求項11所述之方法’其中該介電薄膜包含有氧化石夕薄膜、 氮化矽薄膜或氮氧化矽薄膜。 、 Mi請求項η所述之方法，其中該介電細包含有氧化组薄膜、 氧化鈦薄膜、氧化㈣膜、氧化铪賴、魏聽 、 矽铪薄膜。 ^ is.如請求項η所述之方法，其巾該介賴膜包含有—高介 數材料，且其介電常數大於3.9。 "吊 16.如請求項η所述之方法，其中該接觸洞之線寬係介於5〇至· 奈米，且該介電薄膜之厚度係介於〇 5至1〇奈米之間。 1265597 17·如請求項η所述之方 _ 不去，其中圖案化該介電層之步驟係利用 、、、S案配&钱刻製程力口以達成，且該遮罩圖案包含有一 “阻圖案、—金屬遮罩圖案或-介電遮罩圖案。 另包含有於形成該介電薄膜之前先 18·如請求項11所述之方法， 進行一清潔製程。 •如巧求項11所述之方法，另包含有於去除位於該介電層上以 及該餘刻停止層上之該介電薄膜後，進行一表面處理製程。 2〇·如請求項19所述之方法，其中該表面處理製程包含有一摻雜 製程或一清潔製程。 十一、圖式：

17