TWI264648B - Device control and configuration - Google Patents

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1264648 玖、發明說明： 相關申請案交互參考 於該主申請案中揭示之主題係有關於西元1 999年1 2月 27曰申請之尚在聯合審理之美國專利申請案序號為第 09/472,5 02號（律師事務所案號為第042390·Ρ7334號）之取 名為π與一主機處理器獨立之控制輸入/輸出元件 (Controlling I/O Devices Independently Of A Host Pro cess or)”之專利申請案、西元2〇〇2年3月4日申請之尚在 聯合審理之美國專利申請案序號為第1〇/〇9〇,944號（律師 事務所案號為第042390.P1 3502號）之取名為”控制程序選 擇（Control Procedure Selection)’’之美國專利申請案、西元 2 0 0 2年3月2 8日申請之尚未被指定專利序號（律師事務所案 號為第042390.P 13491號）之取名為”控制應用之元件探索 與動態組態（Device Discovery and Dynamic Configuration of Control App lie at ion)ni專利申請案以及西元2002年3月 28日申請之尚在聯合審理之美國專利申請案序號為第 10/1 13,45 8號（律師事務所案號為第〇42390.?14346號）之取 名為’’元件資源分配（Device Resource Allocation)，，之專利 申請案揭示之主題。 技術領域 本發明係關於元件控制及/或組態之領域。 先前技術 於母板（MROMB)系統上之一模組化冗餘陣列的不貴磁 碟（RAID)中’常駐於一電路卡上之MROMB電路，例如， 84962.doc 1264648 可與常駐於一母板上之一主機處理器獨立地被用以建構 及/或控制一輸入/輸出（I/O)控制器，該控制器亦可常駐於 該母板上。該母板上之MROMB系統可以執行可使該電路 卡上之MROMB電路能夠與該主機處理器獨立地組態及/或 控制該I/O控制器之操作。 實施方式 圖1解釋一系統具體實施例1〇〇。系統1〇〇可以包含耦合 至一晶片集14之一主機處理器12。主機處理器12可以包 括，例如，一英特爾（Intel®)奔騰（Pentinum⑧）111或IV微處 理器，該處理器為可由該主應用之受讓人商業取得。當 然，可選擇性地是，主機處理器12可以包括另一類型微處 理器，例如，在不脫離此具體實施例範疇下可由不同於該 主應用之受讓人之一來源製造及/或商業取得之一微處理 器。 晶片集14可以包括一主機橋接器/集線器系統，該系統可 以互相耦合一主機處理器1 2、一系統記憶體2 1與一使用者 介面系統1 6以及耦合至一匯流排系統22。晶片集14亦可以 包含一 I/O橋接器/集線器系統（沒有顯示），該系統可以耦合 該主機橋接器/匯流排系統至匯流排22。晶片集14可以包括 積體電路晶片，如選自可由該主應用（例如，圖形記憶體及 I/O控制器集線器晶片集）之受讓人商業取得之積體電路晶 片之那些晶片，然而在不脫離此具體實施例範疇下其他積 體電路晶片亦可以或是選擇性地被使用。另外，晶片集1 4 可以包含一中斷控制器1 5，該控制器可以處理可由系統 84962.doc 1264648 100之其他組件，例如，主要iMR〇MB電路卡20，當卡20被 正確地插入電路卡延伸槽3〇時、ί/〇控制器26以及次要 MROMB電路卡56 ’當卡56被正確地插入電路卡延伸槽58 時接收之中斷。當然，可選擇性地是，於此說明之該操作 電路3 8為被包括於卡2 0内，但是在不脫離此具體實施例範 疇下卻可不必要被包括於卡20内；可以被包括於可以被耦 合至匯流排22之其他結構、系統及/或元件中，以及與系統 100之其他組件交換資料及/或命令。同樣地，於此說明之 該操作電路60為被包括於卡56内，但是在不脫離此具體實 施例範疇下卻可不必要被包括於卡5 6内；可以被包括於可 以被耦合至匯流排22之其他結構、系統及/或元件，以及與 系統100之其他組件交換資料及/或命令。使用者介面系統 1 6可以包括，例如一鍵盤、點選元件以及顯示系統，該系 統可以允許一人使用者輸入命令至系統1 〇 〇以及監督系統 100之操作。 匯、/;瓦排2 2可以包括遵守由美國奥勒岡州波特蘭市之ρ匚I 特別興趣群可取得之1998年12月1 8曰之週邊組件互連（PCI) 區域匯 >瓦排規格修可版2 · 2版之一匯流排（此後視為一 ” p c I 匯流排π)。可選擇性地是，假使系統1 〇 〇被合適地修正時， 匯流排22反之可以包括遵守由美國奧勒岡州波特蘭市之 PCI特別興趣群發表及可取得之PCI-X規格修訂版1 〇a版之 —匯流排（此後視為一 "PCI-X匯流排”）。然而，必須體會假 使系統1 00被合適地修正時，在不脫離此具體實施例範轉 下匯流排2 2可以包括匯流排系統之其他類型以及組態。 84962.doc 1264648 一 I/O控制器26可以經由MROMB母板硬體機制24被耦合 至晶片集14、PCI匯流排22以及MROMB電路卡槽30。I/O 制器26亦可以被耦合至至少一 1/〇元件以及控制該等1/〇 疋件（此後共同或單獨視為”1/〇元件28，’）之操作。I/O元件28 可以包括，例如’ 一組至少一儲存元件，該等儲存元件包 括’例如’至少一磁碟、光碟或是固態儲存元件。該等至 少一儲存元件可以包括，例如，至少一陣列之大量儲存元 件。 可選擇性地是，1/〇元件2 8，反之可以包括至少一網路配 接器或是介面元件’該元件可以被用以將系統1〇〇介面至 土少一外部電腦網路。依據此一選擇性配置，1/〇元件2 8 可以經由該等至少一外部電腦網路與外部電腦元件（例 如’主機或是伺服器電腦節點）交換資料及/或命令。 系統100亦可以包含一次要MROMB電路卡槽58，該槽可 以經由MROMB母板硬體機制24被耦合至主要MROMB電 路卡槽30 ;槽58亦可以被耦合至匯流排22。系統100亦可 以包含至少一 I/O元件（此後共同或單獨視為”〗/〇元件 44”），該元件可以被耦合至槽58。I/O元件44可以包括，例 如，一組至少一儲存元件，該等儲存元件包括，例如，至 少一磁碟、光碟或是固態儲存元件。該等至少一儲存元件 可以包括，例如，至少一陣列之大量儲存元件。 可選擇性地是，I/O元件44可以包括至少一網路配接器或 是介面元件，該元件可以被用以將系統1〇〇介面至至少一 外部電腦網路。依據此一選擇性配置，I/O元件44可以經由 84962.doc -10- 1264648 S等土 y —外部電腦網路與外部電腦元件（例如，主機或是 伺服器電腦節點）交換資料及/或命令。 广3 6 ~ 、 ，可以包含電路，例如I/O控制器電路60。當卡56 被正確地耦合至槽58時，電路60可以與I/O元件44交換資料 及/或命令。藉由與1/〇元件料交換此類資料及/或命令，電 路60可以控制及/或監視I/O元件44之操作。 處理备1 2、系統記憶體2 1、晶片集14、PCI匯流排22、 MROMB硬體機制24、主要MROMB電路卡槽30、I/O控制 器26以及次要MROMB電路卡槽58可以被包括於一單一電 路板’例如一系統母板32中。雖然1/〇元件28與I/O元件44 於圖1中被顯視為被包括於母板32中，但是I/O元件28與1/〇 元件44不必要被包括於母板32中。例如，I/O元件28與1/〇 元件44可以各自被包括於與該母板32以及包括於該母板 3 2内之該等組件可以被封閉於其中之外殼分離之至少一 外殼内。 依據I/O元件28之特別組態及/或操作特徵，I/O控制器26 可以使用各種不同通訊協定之任一協定，例如小電腦系統 介面（SCSI)、光纖（FC)、乙太網路、串列先進技術附屬元 件（S-ΑΤΑ)或是傳輸控制協定/網際網路協定（TCP/IP)與 I/O元件28交換資料及/或命令。當然，可選擇性地是，在 不脫離該申請專利範圍之主題之此具體實施例範疇下I/O 控制器26可以使用其他通訊協定與I/O元件28交換資料及/ 或命令。 依據此具體實施例，可以被控制器26使用與I/O元件28 84962.doc _ 1 卜 1264648 交換資料及/或命令之一 SC SI協定可以遵守或是與美國國 家標準學會（ANSI)小電腦系統介面-2(SCSI-2)ANSI X3.13 1-1994規格所說明之介面/協定相容。假使一 FC協定 被控制器26使用與I/O元件28交換資料及/或命令時，其可 以遵守或是與ANSI光纖（FC)實體與通信介面-3 X3.303 :1998規格所說明之介面/協定相容。可選擇性地 是，假使一乙太網路協定被控制器26使用與I/O元件28交換 資料及/或命令時，其可以遵守或是與國際電機電子工程師 學會（IEEE)於20 00年10月20日公佈之2000年版本之802.3 標準所說明之協定相容。此外，可選擇性地是，假使一 S-ΑΤΑ協定被控制器26使用與I/O元件28交換資料及/或命 令時，其可以遵守或是與串列ΑΤΑ工作群（Serial ΑΤΑ Working Group)於2001年8月29曰公佈之”串列AT Α:高速串 列化 AT 附屬元件（Serial ΑΤΑ:High Speed Serialized AT Attachment)”修訂版1.0所說明之協定相容。亦且，可選擇 性地是，假使TCP/IP被控制器26使用與I/O元件28交換資料 及/或命令時，其可以遵守或是與網間工程任務編組（IETF) 於1981年9月公佈之意見請求（RFC)791及793所說明之協 定相容。亦且依據此具體實施例，假使I/O元件28被用以將 系統100與至少一外部電腦網路介面時，I/O元件28可以使 用，例如前述之TCP/IP及/或乙太網路協定經由該等至少一 外部電腦網路與外部主機及/或伺服器電腦節點交換資料 及/或命令。 同樣地，依據I/O元件44之特別組態及/或操作特徵，當 84962.doc -12 - 1264648 /欠要MROMB電路卡56被正確地插入至槽58時，卡％可以 使用可以被I/O控制器26使用與1/〇元件28交換資料及/或 命令《不同類別之通訊協定之一（依據ί/〇元件28之特別組 怨及/或操作特徵）與I/O元件44交換資料及/或命令。可選擇 f生地疋在不脫離此具體貫施例範轉下卡5 6可以使用其他 通訊協足與I/O元件44交換資料及/或命令。在不脫離此具 體實施例範疇下，被卡56利用與1/〇元件料交換資料及/或 命令足孩協定或是該等協定可以與被1/〇控制器26使用與 I/O元件28χ換資料及/或命令之那些協定相同或是不同。 電路卡槽30可以包括一 PCI擴充槽，該槽可以包括一ρα 匯流排介面及/或連接器（此後共同或單獨視為，，連接器 36”）。卡20可以包含一PC][匯流排連接器34，該連接器可插 入至連接器36以及連接器36可接收，以致於連接器34可以 與連接器3 6電氣及機械配對。同樣地，電路卡槽5 8可以包 括一 PCI擴充槽，該槽可以包括一 PCI匯流排介面及/或連接 器（此後共同或單獨視為”連接器52”）。卡56可以包含一 PCI 匯〉无排連接器5 4，該連接器可插入至連接器5 2以及連接器 52可接收，以致於連接器54可以與連接器52電氣及機械配 對。 除了包括連接器34以外，電路卡20亦可以包括mr〇mb 電路38。電路38可以包括一 I/O處理器50以及電腦可讀取記 憶體48。依據該特別具體實施例，記憶體48可以包括至少 一下列類型之電腦可讀取記憶體：半導體韌體記憶體、可 程式記憶體、非揮發性記憶體、唯讀記憶體、電氣可程式 84962.doc 1264648 記憶體、隨機存取可程式記憶體、快取記憶體、快閃記憶 體、磁碟記憶體及/或光碟記憶體。除此以外，必須體會， 除此以外或是可選擇性地是，記憶體48可以包括其他及/ 或後期發展之類型之電腦可讀取記憶體。I/O處理器50可以 包含包括於一積體電路晶片集，如可由該主應用之受讓人 商業取得之那些晶片集（例如，Intel® 803 1 0晶片集）内之積 體電路晶片（沒有顯示）。可選擇性地是，在不脫離該申請 專利範圍之主題之此具體實施例範疇下，處理器50反之可 以包括其他積體電路晶片（例如，Intel® 80960 RM/RN/ I/O 處理器、Intel® 8032 1處理器、及/或與可由該主應用之受 讓人不同之來源商業取得之其他類型處理器）或是其他類 型之處理器/積體電路。 當卡20被正確地插入至槽30内時，連接器34及36變成相 互電氣及機械耦合。當連接器34及36為如此相互耦合時， 卡20變成電氣耦合至匯流排22及中斷控制器15，而且卡20 亦變成經由母板MROMB硬體機制24電氣耦合至控制器26 及槽5 8。 當卡56被正確地插入至槽58内時，連接器52及54變成相 互電氣及機械耦合。當連接器52及5 4為如此相互耦合時， 卡56變成電氣耦合至匯流排22、I/O元件44以及母板 MROMB硬體機制24。 在此具體實施例中，母板32之母板MROMB硬體機制24 允許一MROMB技術被製作於系統100中。必須體會製作於 系統100中之該特別MROMB技術可以在不脫離此具體實 84962.doc 14 1264648 施例之範疇下加以變化。 由於特別參考現在為參考圖1及圖2，如此具體實施例之 將被製作於系統1 00之一 MROMB技術之一例子將被說 明。在系統100中，MROMB硬體24將包括PCI啟始化元件 選擇（IDSEL)控制機制200及216以及二中斷導航機制214 及 218。 IDSEL控制機制2〇〇可以被耦合至pci匯流排22、電路卡 槽30以及電路卡槽58。IDSEL控制機制200可以包含電晶體 基足開關電路2 1 0及2 1 2。控制信號可以被經由信號線2〇8 及62由槽30及槽5 8供應，該等信號可以至少部分控制開關 電路210及212。至少部分依據經由信號線2〇8及62供應至 電路210及212之該等控制信號，電路21〇及212可控制地耦 合槽58之一 IDSEL信號線66至PCI匯流排22或是由PCI匯流 排22解搞合信號線66。當卡56被耦合至槽58時，IDSEL信 號線66可以被耦合至卡56tIDSEL信號線。如此後所使 用，’’IDSEL·信號線06”可以被集中及/或單獨視為卡56之 IDSEL信號線及/或槽58之IDSEL信號線。 依據經由線208及62供應之該等控制信號，IDSEL信號線 66可以被經由MROMB硬體24被耦合至匯流排22之位址線 一預先決足；一線202，以及當線66被如此耦合至位址線 2 02時，至少一1〇8£1^號可以被經由線66供應至卡56，該 等化號於組怨循環期間（例如，接隨系統1 〇 〇之一重置）可 以被使用為至少一選擇或致能信號以於此組態期間内使 卡56之組態及/或控制能夠作用，及/或使儲存於卡56内之 84962.doc 1264648 組態相關資訊能夠獲得。如於此之使用，一第一元件（例 如，卡56)可以被考慮為受控制或是在一第二元件（例如， 卡20)之控制下，假使該第二元件可以供應至少一信號至該 第一元件，可能造成第一元件操作改變及/或修正。亦且如 於此之使用，由此一第二元件造成之此一第一元件之組態 可以包括藉由該第二元件供應至少一信號，該等信號可以 為儲存於居弟一元件之至少一值及/或夺數之選擇、改變及 /或修正之結果，該等結果可以造成該第一元件至少一操作 特徵及/或彳吳式之改變及/或修正。 如此具體實施例，槽3〇被建立，以致於當卡20由槽30脫 離時’該控制信號被經由線208供應至電路2 1 0，造成開關 電路210之關閉；此結果造成IDSEL信號線66至匯流排22 之線202之耦合。然而，當卡2〇被正確插入至槽3〇内時， 槽3 0可以經由線2〇8供應一控制信號至電路2 1 0，該控制信 號可以造成電路2 1 0之開啟。 亦如此具體實施例，槽5 8或母板3 2可以包含一開關或是 跳線器63，其可以手動設定（例如，由沒有顯示之人員操作 員設定）以控制經由線62供應至電路2 12之控制信號之判定 及解判定。假使電路卡56不包括欲被卡20控制及/或組態之 電路時，跳線器63可以被設定以致於經由線62供應至電路 2 1 2之制信號造成開關電路2丨2之關閉。反之，假使電路 卡包56括電路，.例如，控制器電路6〇，該電路欲被卡20控 制及/或組態時，跳線器63可以被設定以致於經由線62供應 至電路2 1 2之控制信號造成開關電路2丨2之開啟。因此，當 84962.doc -16- 1264648 卡』被正確插入至槽3〇以及卡56不包括欲被卡控制及/ 或、组熊 > 兩 〜 兒路時’可以經甴線208及62供應至電路210及 2 12足控制信號可以造成IDSEL線66至匯流排22之位址線 一〇一之耦合。此結果可以允許主機處理器12於主機處理器 之w〜組怨循環期間驅動線66。此結果可以允許卡％由主 機處理器12於此主機處理器啟始之組態循環期間被定 位、組態及/或控制。 反之，當卡20被正確插入至槽3〇以及卡％包括欲被卡20 乜制及/或祖怨之電路時，可以經由線2〇8及62供應至電路 21〇及2丨2之該等控制信號可以於主機處理器啟始之組態 循環期間造成IDSEL線66由匯流排22之位址線2〇2解耦 合，因此於此組態循環期間，，隱藏”卡56於主機處理器12。 足後，藉由正確控制可以被經由線2〇8供應至電路21〇之控 制信號，卡20可以選擇性地耦$mSEL線“至匯流排^之 位址線202，及/或選擇性地將1〇沾1缘66由匯流排^之位 址線202解耦合’·例如，於1/〇處理器5〇啟動而非由主機處 理器12啟動之匯流排多數掃描期間，以允許卡兄被定位、 組態及/或控制。除了匯流排22之可被用以傳播至少一 IDSEL信號至卡56之預先決定之位址線2〇2以外，在此具體 實施例中，當卡56被耦合至槽58時，ρα匯流排22之該等 信號線可以被直接耦合至槽5δ之方式以允許卡％經由匯 流排22與亦可以耦合至匯流排22之系統1〇〇之其他元件交 換資料及/或命令。 中斷導航機制214可以被耦合至電路卡槽川、電路卡槽 84962.doc 1264648 58以及晶片集14之中斷控制器15。機制214可以包括三態 緩衝器電路，該電路可以被經由線62供應之控制信號至少 部分控制。當卡56被耦合至槽58時，槽58之至少一中斷信 號64可以被Μ合至卡56之至少一中斷信號線。如此後使 用，π至少一中斷信號線64 ’’可以集中或單獨視為卡5 6及/ 或槽58之這些至少一中斷信號線。當跳線器63被設定以致 於經由線62供應至電路212之控制信號造成開關電路212 之關閉，此控制k號亦由電路2 1 4造成至少一中斷信號線 64至晶片集14之中斷控制器15之耦合。反之，當跳線器63 被設定以致於經由線62供應至電路2 1 〇之控制信號造成開 關電路2 1 2之開啟，此控制信號亦由電路2 1 4造成至少一中 斷信號線64由晶片集14之中斷控制器15之解耦合。因此， 當卡56不包括欲由卡20控制及/或組態之電路時，被供應至 電路2 1 4之控制信號可以造成至少一中斷信號線64至中斷 控制备1 5之鶴合，此結果可以允許由卡5 6產生之中斷將被 控制器1 5接收及處理。反之，當卡5 6包括欲由卡2 0控制及 /或組態之電路時，被供應至電路2 1 4之控制信號可以造成 至少一中斷信號線64由中斷控制器1 5之解耦合；此結果可 以允許由卡56產生之中斷將由卡20處理而非由控制器15 處理。 IDSEL控制機制2 16可以被耦合至PCI匯流排22、電路卡 槽30以及I/O控制器26。IDSEL控制機制216可以包含電晶 體基之開關電路，該電路可控制地耦合控制器26之一 IDSEL信號線43耦合至PCI匯流排22之一預先決定之位址 84962.doc -18- 1264648 線2 10及/或由PCI匯流排22之一預弁、本令、/、 "、 u F ^ r、尤〆天疋又位址線2 1 0解耦 合，至少部分依據由槽30經由線208供應而提供之控制信 唬。芏少一 PCI IDSEL信號可以被經由線43供應至控制器 26，該等信號於組態循環期間（例如，接隨系統丨〇〇之一重 置）可以被使用為至少一選擇或致能信號以於此組態期間 内使I/O控制器26之組態及/或控制能夠作用，及/或使儲存 於I/O控制器26内之組態相關資訊能夠獲得。依據此具體實 施例，當卡20由槽30離開時，經由線2〇8供應之控制信號 造成機一 2 1 6搞合IDSEL信號線43至匯流排22之位址線2 1 〇 以允4主機處理备1 2於主機處理器啟動之組態循環期間 驅動線43。然而，當卡20被正確插入至卡3〇内時，經由線 208供應至機制216之控制信號造成機制216將控制器26之 IDSEL線43由匯流排22之位址線210解輕合以於此組態循 環期間隱藏”控制器26於主機處理器12。之後，藉由正確 控制經由線2 0 8供應之控制信號，卡2 〇可以選擇性地耦合 I/O控制器26之IDSEL線43至匯流排22之位址線210，及/或 選擇性地將I/O控制器26之IDSEL線43由匯流排22之位址 線210解耦合；例如，於1/〇處理器5〇啟動而非由主機處理 洛1 2啟動之匯流排多數掃描期間，以允許控制器2 6被定 位、組態及/或控制。除了匯流排22之被用以傳播至少一 pci IDSEL信號至i/〇控制器26之匯流排22之預先決定之位址 線2 1 0以外，在此具體實施例中，PCI匯流排22之該等信號 線可以被直接耦合至1/〇控制器26之方式以允許I/O控制器 26經由匯流排22與亦可以耦合至匯流排22之系統100之其 84962.doc -19- 1264648 他元件交換資料及/或命令。 中k/f導航機制2 1 8可以包括三態緩衝器電路，該電路可 以至少部分依據由槽30經由控制信號線2〇6供應至機制 218之一控制信號至少部分可控制地由控制器26耦合至少 一中斷信號線41至晶片集14之中斷控制器15。當卡2〇由槽 30離開時，此控制信號可以造成I/O控制器26之中斷信號線 41被耦合至中斷控制器15以及當卡2〇被正確插入槽川時 可以造成線41由中斷控制器15被解耦合。因此，當卡2〇命 槽j0離開時’由I/O控制器26產生之至少一中斷信號可以由 中斷控制器15接收及處理。反之，當卡2〇呈現於槽3〇時， 由I/O控制器26產生之這些至少一中斷信號可以由卡2〇處 理。槽30可以傳輸由卡20產生之中斷信號·至中斷控制器15 以允許這些中斷信號由中斷控制器丨5處置。 在此具體實施例中，可以被經由線208供應之控制信號 可以為pci匯流排槽3〇產生之接合測試行動群（jTAg)ieee 標準測試存取埠及邊界掃描架構測試模式選擇（TMS)信 號。此TMS^號可與IEEE標準1149.1-1990相容。也就是 說’ PCI槽3 0之該TMS信號接腳可以經由線208被耦合至電 路210及機制216，以及由此信號接腳經由線2〇8傳播至電 路2 1 0及機制2 1 64信號（此後訂為”信號”術語）可以用 上述說明之方式控制電路2 1 0及機制2 1 6。當該TMS信號被 判定時，此情形可以造成開關電路2 1 〇及機制2 1 6分別耦合 IDSEL線66及43至位址線202及210。 亦且在此具體實施例中，可以由跳線器63控制之控制信 84962.doc -20- 1264648 號可以為PCI匯流排槽58產生之JTAG測試資料輸入（TDI) 信號。此TDI信號可以符合IEEE標準11491_199〇。也就是 发，PCI槽5 8之TDIk唬接腳可以被經由跳線器63耦合至線 62，以及線62可以被耦合至電路212及機制214。當跳線器 63被設定以致於槽58之丁01信號被判定時，此結果可以造 成開關電路2!2之開啟，以及可以亦造成機制214將至少一 中斷信號線64由中斷控制器1 5解耦合。 除此以外，在此具體實施例中，可以經由線2〇6被供應 之控制信號可以為經由槽30之jTAG 丁贝接腳傳播之信號 (此後訂為槽30產生之” TDI信號，，術語）。當槽3〇產生之Tm 信號被判定時，此結果可以造成機制2丨8將至少一中斷信 號線41由中斷控制器15解耦合。 處理器50可以發出控制信號至卡2〇，該控制信號可以造 成卡20以先珂說明之方式提供正確之控制信號至硬體機 制214以控制電路210、機制216以及機制218。卡20可以包 含儲存於記憶體48之韌體程式指令。假使卡56包含欲由卡 20控制及/或組態之電路時’跳線器63可以被設定以判定槽 5 8之TDI信號。之後，這些指令由處理器5〇之執行可以造 成卡2 0發出正確控制信號至硬體2 4以允許卡2 0控制及/或 組態I/O控制器26及/或卡56。 圖3為解釋可以在系統1 〇〇實行之操作3 〇〇，依據此具體 貫施例’假使卡5 6包含欲由卡2 0控制及/或組態之電路。在 系統100中，例如，在跳線器63已經設定以判定槽58之TDI 信號以及系統1 00之重置，如圖3之操作302已經發生之 84962.doc -21 - 1264648 後，王機處理器1 2可以啟動及執行元件（此後訂為，，匯流排 可定址元件’’術語，例如1/〇控制器26、卡56以及卡2〇)之組 態循環，該等元件可以於此等組態循環期間經由匯流排22 被辑合、與可定址及/或可組態。 於I/O處理器50已經決定主機處理器12已經啟動此等組 態循環之後，I/O處理器50可以發信號至卡2〇。此結果可以 k成卡20發出重試至主機處理器丨2以拖延由該主機處理 器啟動之組態循環，如圖3之操作3〇4。之後，雖然啟動之 主機處理器啟動之組態循環被拖延，但1/〇處理器5〇可以發 信號至卡20以判定經由線2〇8傳播之TMS信號。之後，處理 备50可以決定系統丨〇〇之任何匯流排可定址元件之位置（例 如，匯流排22上之位址），該等元件可以於處理器5〇啟動之 土）一組悲循3哀期間由卡2〇使用硬體機制24控制及/或組 態，如圖3之操作304解釋。如由此使用，一第一元件（例如， I/O控制器26或卡56)可以被視為由一第二元件（例如，ι/〇 處理器50)”可組態，，，假使該第二元件為能夠至少部分控制 及/或選擇該第一元件之至少一態樣、模式及/或操作特 徵例如，任何此匯泥排可定址元件之匯流排位址可以被 預先决疋，以及處理器5〇可以使用制訂這些預先決定之位 址足貝訊加以程式化。依據此資訊，處理器5〇可以決定任 何此類可控制及/或可組態匯流排元件之位置。 可選擇地是，處理器50可以依據至少部分多數匯流排掃 描足結果決定系統1〇〇之任何此類可控制及/或可組態匯流 排可疋址元件之位置或是該等位置，例如，依據Μ" ε· 84962.doc -22 - 1264648 L use及Dieter E. Massa之美國專利申請案序號尚未指定（事 務所編號為第042390.P 13491號）之取名為”控制應用之元 件探索及動態組態（DEVICE DISCOVERY AND DYNAMIC CONFIGURATION OF CONTROL APPLICATION)” 之教 導，該申請案受讓於該主題申請案之受讓人以及於西元 2 002年3月28日申請。如於此使用，一”匯流排掃描”涉及一 匯流排（例如，匯流排22)之至少一位址之至少一請求（例 如，組態讀取請求）之發出以獲得至少一回應（例如，組態· 讀取回應），其可以為至少一匯流排可定址元件之存在、特 徵、類別及/或操作之資訊指示及或包含至少一匯流排可定 址元件之存在、特徵、類別及/或操作之資訊指示。 例如，在系統100中，I/O控制器26及卡56可以為處理器 5 0使用硬體24可控制及/或可組態之匯流排可定址元件。因 此，操作306之結果，處理器50可以決定I/O控制器26及卡 56為此類匯流排可定址元件，以及處理器50亦可以使用硬 體24決定匯流排22上之該等位址，經由該等位址I/O控制器 26及卡56於I/O處理器50啟動之組態循環期間可以被控制 及/或組態。 於處理器50已經完成操作306之後，處理器50可以發出 資源給任何匯流排可定址元件及/或組態任何匯流排可定 址元件，該等元件為處理器50使用硬體24依據處理器50由 此類元件獲得之資訊決定為可控制及/或可組態元件，如圖 3之操作308解釋。也就是說，處理器50可以分配資源給任 何匯流排可定址元件及/或組態任何匯流排可定址元件。如 r 84962.doc -23 - 1264648 於此使用，一系統之一 ”資源，，可以包含一設施、儀表及/ 或該系統之此設施、儀表之識別符，該識別符可以由一池 之設施、儀表及/或識別符被分配（例如，允許），以由該系 統之至少一元件使用及/或用於與該系統之至少一元件結 合。可以被執行以發出資源給任何匯流排可定址元件及/ 或組態任何匯流排可定址元件之操作400在圖4中解釋。 如圖4之操作402所示，處理器50可以請求（例如，經由匯 流排22發出之至少一組態讀取請求）以及由I/O控制器26及 /或卡56獲得（例如，經由匯流排22發出之至少一組態讀取 回應）組態資訊，該資訊可以識別I/O處理器26及/或卡56之 特別元件類別及特徵。依據此資訊，處理器5 0之後可以發 信號給卡20以供應以及儲存於控制器26、卡56及/或記憶體 21控制及/或組態相關資訊以允許控制器26及/或卡56依據 預先決定及/或增強之I/O程序操作。由處理器50執行之卡 2 0之此發信號之結果，卡20可以經由匯流排22施加信號至 卡5 6、1己憶體2 1控制及/或控制器2 6。可以被卡2 〇施加至控 制器26及/或卡56之該信號可以包含至少一 IDSEL信號，該 等k號可以分別經由線4 3及6 6施加至控制器2 6及/或卡 56。被卡20施加至記憶體21、卡56及/或控制器26之該等信 號之應用可以造成此控制及/或組態相關資訊之儲存於卡 56、控制器26及/或記憶體21之該等位置，如圖4之操作4〇4 所示。可以由卡2 0儲存此控制及/或組態相_資訊之該記憶 體21之該等位置可以被預先選擇以例如於該主機處理器 12啟動及/或f行之組態循環期間，不與可能由主機處理器 84962.doc '24- 1264648 1 2選擇〈用於由主機處理器丨2組態之元件之控制及/或組 態相關資訊之儲存之記憶體21之位置衝突。假使1/〇元件28 包括一陣列之磁碟大量儲存元件時，這些I/O程序可以允許 I/O控制器26及該陣列分別被使用為一 RAID儲存控制器及 /或RMD陣列。可選擇地是，假使1/〇元件28被使用為將系 統100與一外部電腦網路介面時，該1/0程序可以允許1/〇控 制器26被使用為一伺服器管理控制器，及/或可以允許控制 器26及元件28利用額外之通訊協定。除此以外，例如，假· 使I/O元件44包括一陣列之磁碟大量儲存元件時，這些ι/〇 程序可以允許卡56及該陣列分別被使用為一 RAID儲存控 制器及/或RAID陣列。可選擇地是，假使1/〇元件料被使用 為將系統1 00與一外部電腦網路介面時，該1/〇程序可以允 許卡56被使用為一伺服器管理控制器，及/或可以允許卡56 及元件28利用額外之通訊協定。 之後，處理器50可以發信號給卡2〇。此結果造成卡2〇解 判定經由線208傳播之TMS信號。此結果可以隱藏1/〇元件 26及卡56於主機處理器12，如由圖4之操作4〇6所解釋。此 結果可以結束操作4 0 0。 於完成操作400之後，處理器5〇可以發信號給卡2〇。此 結果造成卡20不再發出重試給主機處理器12。此結果可以 允許主機處理器12繼續其組態循環，如圖3之操作31〇所解 釋。 於主機處理器12已經於系統丨〇〇中完成其組態循環之 後，I/O處理器5〇可以由I/O控制器26及/或卡56接收中斷以 84962.doc -25 - 1264648 _。UO處理器50 以及供應命令及/ 及處理由I/O控制器26及/或卡56接收之中斷 可以回應這些中斷而產生命令及/或資料以 或資料至I/O控制器26及/或卡56。

明之操作 及/或額外之操作。例如，卡20之此等額外之電路可以包含 卡20執行之預防經由線208傳輸之tms信號之判定，除非該 匯流排22之PCI GNT#信號（沒有顯示）亦為卡2〇判定之邏 輯。此邏輯可以允許卡20進行及/或繼續指示定位、組態及 /或控制匯流排可定址元件，例如，控制器2 6及/或卡5 6之 操作，該等元件可以由處理器50於卡2〇已經停止發出重試 給處理器1 2之後及/或於卡2 0發出此類重試給處理器1 2之 前使用硬體24可控制及/或可組態。 除此以外，雖然未於該等附圖中顯示，卡5 6可以包含可 以使用之一跳線器，取代跳線器63，控制槽58產生之TDI 信號。假使卡56包含此一跳線器時，則母板32及/或槽58 可以不包括跳線器63。 此外，雖然母板32已經被說明為僅包括一單一 1/0控制器 26，但是在不脫離此具體實施例範疇下’母板32可以包括 多數個此類I/O控制器26。在此一可選擇具體實施例中’母 板32之該等多數個I/O控制器可以被耦合至MR0MB硬體 24。卡20使用硬體24可以能夠控制及/或組悲泛些多數個 I/O控制器。 同樣地，雖然系統1 00已經被說明為僅包括一單一次要 84962.doc -26 - 1264648 MROMB卡56，但是在不脫離此具體實施例範疇下，系統 100可以包括複數個此類次要MROMB卡。在此一可選擇具 體實施例中，卡20使用硬體24可以能夠控制及/或組態該等 複數個次要MROMB卡。 總結來說，在一系統具體實施例中，一母板之限制條件 為包含一匯流排、第一及第二介面以及至少一輸入/輸出 (I/O)元件。亦且在此系統具體實施例中，一第一 MROMB 電路卡以及一第二MROMB電路卡之限制條件為能夠經由· 該等第一及第二介面被耦合至該匯流排。當該等第一及第 二電路卡被耦合至該等第一及第二介面時，該第一卡可以 能夠至少部分控制IDSEL信號線（例如，第二元件及I/O元 件之信號線）是否被耦合至該匯流排。在這些IDSEL信號線 被耦合至該匯流排之後，該第一卡可以能夠經由該等 IDSEL信號線供應至少一 IDSEL信號至第二卡及該I/O元 件。這些至少一 IDSEL信號在由第二卡及該I/O元件接收之 後可以允許該第一卡控制及/或組態第二卡及/或該I/O元 件。 因此，在此系統具體實施例中，多數元件由第一 MROMB 電路卡可控制及/或可組態，以及由第一MROMB電路卡可 組態及/或可控制之該等多數元件可以包括至少一第二 MROMB電路卡及/或母板I/O元件。有利地是，此結果可以 改良該系統之能力以提供修正之、提升之、加強之及/或改 良之I/O能量。 已經由此利用之術語及陳述被使用為說明術語而非限 84962.doc -27- 1264648 制，而且在此類術語及陳述之使用上並無排除顯示及說明 (或是其中之部分）之態樣之任何等效態樣的意圖，以及認 知到各種不同的修正在該等申請專利範圍内是可能的。因 此，該等申請專利範圍為意圖涵蓋所有此類等效態樣。 圖式簡單說明 申請專利範圍之主題之具體實施例之態樣與優點將於 實施方式進行時並且參考附圖而變得明顯，其中類似數字 描繪類似零件，以及該等附圖中： - 圖1為解釋申請專利範圍之主題之一具體實施例之一圖 式； 圖2為可以被包括於圖1之具體實施例之MROMB母板硬 體之一圖式； 圖3為解釋於一具體實施例中可以被涉及之操作之一流 程圖；以及 圖4為解釋如一具體實施例中可以被涉及之組態一 I/O控 制器與電路卡之操作之一流程圖。 必須瞭解雖然以上之詳細說明將與解釋性具體實施例 所製作之參考進行，但是其中許多選擇方案、修正以及變 化對熟知相關技藝之那些人士將是顯而易見的。 [圖式代表符號說明] 100 系統 12 主機處理器 14 晶片集 15 中斷控制器 84962.doc 1264648 16 使用者介面系統 20 主要MROMB電路卡 21 系統1己憶體 22 匯流> 排系統 24 MROMB母板硬體機制 26 I/O控制器 28、44 I/O元件 30 主要電路卡延伸槽 32 系統母板 34、54 PCI匯流排連接器 36 - 52 連接器 56 次要MROMB電路卡 38、60 操作電路 48 記憶體 50 I/O處理器 58 次要電路卡延伸槽 200 - 216 PCI啟始化元件選擇（IDSEL)控制機制 214 、 218 中斷導航機制 210 、 212 電晶體基之開關電路 208 、 68 信號線 43 ' 66 IDSEL信號線 202 位址線 63 跳線器 41 中斷信號線 64 中斷信號線 84962.doc -29 -

Claims (1)

1. I264$4S_10號專利申請案 中文申凊專利範圍替換本(95年5月） 拾、申請專利範園·· 1· 一種元件控制及組態之方法，包括： 由一第一元件至少部分控制一第—- ^ 合B 罘—兀件芡一弟一信號 π疋口、被隸合至一匯流排以一-- .,^ 罘二兀件芡一第二信號 綠疋否被耦合至該匯流排；以及 在該等第—及第二信號線被镇合至該匯流排之後，由 第二件經由該等第-及第二信號線供應至少一信號至 該等第二及第三元件，該等信號被該等第二及第三元件 接收之後’由該等第二及第三元件之第一元件至少部分 允許至少一控制及組態。 2 ·如申凊專利範圍第1項之方法，其中： 該等至少一信號包括啟始化元件選擇（IDSEL)信號。 3 ·如申請專利範圍第1項之方法，尚包栝： 槁合該第一元件至一匯流排介面；以及 由該介面供應至少一信號，該信號至少部分控制該第 二元件之至少一信號線是否被耦合直一第四元件。 4 ·如申請專利範圍第3項之方法，其中： 該等至少一信號線包栝該第二元件之至少一中斷信號 線；以及 炫第四元件包括一中斷控制器。 5 .如申請專利範圍第1項之方法，尚包栝： 搞合該第三元件至一匯流排介面；以及 由該介面供應至少一信號，該信號至少部分控制該第 三元件之至少—信號線是否被耦合呈一第四元件。 84962-950509.doc 1264648 6. 如申請專利範圍第5項之方法，其中： 該等至少一信號線包括至少一中斷信號線；以及 該第四元件包括一中斷控制器。 7. 如申請專利範圍第5項之方法，其中： 該等至少一信號線亦至少部分控制該第二信號線是否 被摇合至該匯流排。 8. 一種元件控制及組態之裝置，包括： 一第一元件，以至少部分控制一第二元件之一第一信 號線是否被耦合至一匯流排以至少部分控制一第三元件 之一第二信號線是否被耦合至該匯流排，以及在該等第 一及第二信號線被耦合至該匯流排之後，經由該等第一 及第二信號線供應至少一信號至該等第二及第三元件， 該等信號被該等第二及第三元件接收之後，由該等第二 及第三元件之第一元件至少部分允許至少一控制及組 態。 9. 如申請專利範圍第8項之裝置，其中： 該等至少一信號包括啟始化元件選擇（IDSEL)信號。 10. 如申請專利範圍第8項之裝置，其中： 該第一元件能夠被耦合至一匯流排介面，該介面能夠 供應至少一信號，該信號至少部分控制該第二元件之該 等至少一信號線是否被槁合至一第四元件。 11. 如申請專利範圍第1 〇項之裝置，其中： 該等至少一信號線包括該第二元件之至少一中斷信號 線；以及 84962-950509.doc 1264648 該第四元件包括一中斷控制器。 12. 如申請專利範圍第8項之裝置，其中： 該第三元件能夠被耦合至一匯流排介面；以及 當該第三元件被耦合至該介面時，該介面能夠供應至 少一信號，該信號至少部分控制該第三元件之該等至少 一信號線是否被耦合至一第四元件。 13. 如申請專利範圍第12項之裝置，其中： 該等至少一信號線包括至少一中斷信號線；以及 該第四元件包括一中斷控制器。 14. 如申請專利範圍第12項之裝置，其中： 該等至少一信號線亦至少部分控制該第二信號線是否 被搞合至該匯流排。 1 5 . —種機器可讀取媒體，包括： 一儲存媒體，該媒體具有儲存於該媒體上之由一機器 執行之指令，該指令執行結果造成下列結果： 由一第一元件至少部分控制一第二元件之一第一信號 線是否被耦合至一匯流排以及一第三元件之一第二信號 線是否被耦合至一匯流排；以及 在該等第一及第二信號線被耦合至該匯流排之後，由 該第一元件經由該等第一及第二信號線供應至少一信號 至該第二及第三元件，該等至少一信號由該等第二及第 三元件接收之後，由該等第二及第三元件之第一元件至 少部分允許至少一控制及組態。 16.如申請專利範圍第15項之機器可讀取媒體，其中： 84962-950509.doc 1264648 該等至少一信號包括啟始化元件選擇（IDSEL)信號。 i 7. —種具元件控制及組態之系統，包括·· 一電路板，該電路板包含一第一匯流排介面、一第二 匯流排介面以及至少一輸入/輸出（I/O)元件；以及 一第一元件及一第二元件，該等元件能夠分別經由該 等第一介面及第二介面被耦合至該匯流排；以及當該等 第一元件及第二元件經由該等第一介面及第二介面被耦 合至該匯流排時，該第一元件能夠至少部分控制該第二 元件之第一信號線是否被耦合至該匯流排，以及該等至 少一 I/O元件之一第二信號線是否被耦合至該匯流排，以 及孩等第一及第二信號線被耦合至該匯流排之後，該第 一兀件亦能夠經由該等第一及第二信號線供應至少一信 號至該第二元件以及該等至少一 1/0元件；該等至少一信 唬被孩第二兀件以及該等至少一 1/0元件接收之後，由該 等第二及第三元件之第一元件至少部分允許至少一控制 及組態。 18·如申請專利範圍第17項之系統，其中·· 該等至少、一 I/O元件包括至少一資料儲存控制器、一網 路資料通信控制器以及一伺服器管理控制器；以及 該第一元件包括一 I/O處理器。 1 9.如申請專利範圍第1 7項之系統，其中： 該弟一元件包括至少一资料辟左说土丨口口 〃种谛存控制咨、網路資料通 信控制器以及一伺服器管理控制器。 20.如申請專利範圍第丨7項之系統，其中·· 84962-950509.doc -4- 1264648 該電路板亦包含耦合？兮〜 邊弟二介面之母板（MROMB ) 機制上之一模組化冗餘陣列 τ々日]不貴磁碟（RAm)。 2 1 如申請專利範圍第丨7項之系統，其中： 該電路板亦包含耦合至哕芝 &邊令至少一 I/O元件之母板 (MROMB)機制上之一桓如几 ^ 模、、、且化冗餘陣列的不貴磁碟 (raid) 〇 22.如申請專利範圍第丨7項之系統，其中： 茲第一元件包括一第一電路卡； 讀第二元件包括一第二電路卡； _ 該第一介面包括一第一電路卡槽，該槽能夠接收該第 一電路卡；以及 - 該第二介面包括一第二電路卡槽，該槽能夠接收該第 二電路卡。 2 3 ·如申請專利範圍第i 7項之系統，其中： 遠電路板亦包含一中斷控制器以及一跳線器以選擇被 供應至一母板（MROMB)機制上之一模組化冗餘陣列的 不貴磁碟（RAID)之一控制信號，以及該控制信號至少部 分控制該第二介面之中斷信號線是否被耦合至該中斷控 制器。 24·如申請專利範圍第23項之系統，其中： 該控制信號亦控制該第一信號線是否被耦合至該匯流 排。 25.如申請專利範圍第17項之系統，其中·· 該等第一及第二信號信為啟始化元件選擇（IDSEL)信 84962-950509.doc 1264648 號線。 2 6. —種用於元件控制之電路板，包括： 一第一介面’以接收一第一元件以及搞合一第一元件 至一匯流排； 一第二介面，以接收一第二元件以及搞合一第二元件 至該匯流排； 至少一輸入/輸出（I/O)元件；以及 耦合至該第一介面、第二介面以及該等至少一 I/O元件 之一母板（MROMB)機制上之一模組化冗餘陣列的不貴 磁碟（RAID)，該MROMB機制能夠由該第一介面接收一第 一控制信號，該控制信號能夠至少部分控制該第二介面 之第一信號線以及該等至少一 I/O元件之一第二信號線 是否被耦合至該匯流排。 2 7.如申請專利範圍第26項之電路板，其中： 該MROMB機制亦能夠由該第一介面接收一第二控制 信號，該控制信號能夠至少部分控制該等至少一 I/O元件 之至少一中斷信號線是否被耦合一中斷控制器。 2 8.如申請專利範圍第26項之電路板，尚包括： 一跳線器，以選擇一第二控制信號，該控制信號能夠 至少部分控制第二介面之一中斷信號線是否被耦合至一 中斷控制器。 29·如申請專利範圍第28項之電路板，其中： 該第二控制信號亦能夠至少部分控制該第一信號線是 否被耦合至該匯流排。 84962-950509.doc 1264648 如申請專利範圍第26項之電路板，其中： 該等第一及第二信號線為啟始化元件選擇（IDSEL)信 號線。 84962-950509.doc