TWI255006B - Fabrication of semiconductor integrated circuit chips - Google Patents

Description

1255006 九、發明說明： 【發明所屬之技術領域】 本發明涉及半導體積體電路器件，特別是屬·於半導體積體電路 晶片之製造領域，其中涉及一種能夠有效阻擋晶圓切割所造成的 介電層界面脫層現象的手段的應用。 【先前技術】 隨著如電晶體等半導體器件的微小化，半導體積體電路的效能 以及密度也隨之大幅度的提昇。當半導體積體電路的製造水平達 到次微米或奈米的技術等級時，電阻_電容延遲便成為電路的效能 是否能進一步提昇的瓶頸。藉由降低金屬内連結線路的線路電阻 或者疋降地介電層的電容都可以使電阻_電容延遲問題改呈。其 中’在降低金屬内連結線路的線路電阻方面，晶片製造業°者已經 在製程上制銅金屬取代電時编_金屬，而在_介電層 的電容方面’ _極地找尋更低介電常數的介紐料。 曰 然而’與過去所㈣的氧切介騎料相比較，例如氟石夕玻璃 或者未摻__等，目__大部分的齡電常數的介電材 料_械強度仍嫌私。此外，低介電常數的介電材料的另一個 ^題疋界關的黏合力差’不論是在兩層相同的低介電常數 ^才料之_界面，或者纽—層低介”數的介電材料 層不同性質的介電層之間的界面。當進行後續的晶圓處理錄 1255006 電材料的黏合力不足， 例如晶®㈣，由於低介電常數的介 往往發生問題。 圓酬’由於細械切鳩嶋成晶圓表面 =’因此在晶圓_時或者晶_割後，會發現在 的可讀。由此可知，在此技術領中存在著需要以解 一 ’、述的日日日圓切割所造成的界面脫層傳播的方法及技術。 【發明内容】 脫 層的傳播 』本發明的主要目的在於提供—種纽的加強結構，其被刻 佈設在晶方的四個邊，藉以阻播晶圓切割時產生的介電層界面 本發明提供—種半導體晶圓’包括有複數個频電路 域’每-積體電路“區域厢是_線眺，經由切&以及 晶圓機械切割步驟，可以將複數個積體電路晶片區域分開，立中 每一積體電路晶片具有四個邊；保護層，.同時覆蓋前述的積體電 路晶片區域以及_線；介電層，設於前述的保護層的下方；強 ^結構，包括有複數個侧穿戦賴層，然後至少侧至該介 電層的孔洞’且該孔洞排列在積體電路晶片的四個邊上；及保護 封環結構，介於該積體電路晶片區域與該強化結構之間。， 1255006 為了使貴審查委員能更近-步了解本發明之特徵及技術内 ‘各’請參閱以下有關本發明之詳細說明與附圖。然而所附圖式僅 供芩考與辅助說明用，並非用來對本發明加以限制者。 【實施方式】 本發明與半導難成電路晶>!的製触_，制涉及能夠有效 限擔晶_贿造成的介電層界面脫層現象的手段的細。如前 所述，介電層界面脫層現象發生在低介電常數的介電材料中，有 <能f晶BJ切割過程當中或者_過程之後造成。在晶圓切割之 前’晶圓上有許多個晶方或晶片，而在每-個晶方或晶片的四個 產的位置上，介電層界面脫層可深入到晶方或晶片的中心電路區 威即使其週邊有晶方封環所保護。本發明的目的在提供每一個 晶方或曰曰片的四個邊的加強保護，以避&受到介電層界面 侵蝕。 :月^閱第1圖以及第2圖，其中第1圖是半導體晶圓10的平 面不，圖’顯示有互相交又的晶圓切割線以及鄰近的晶方或晶 片二第2圖則是第1圖中沿著切線W之剖面示意圖。如第1圖所 ^ - B曰圓10包括有許多的集成電路晶片，為簡化說明，僅 有#刀的矛貝體電路晶片被顯示在附圖中。每-積體電路晶片12皆 有四個邊。 ° ~、勺木成電路晶片12是由互相交叉的晶圓切割線或者 1255006 隔開°在每—積體電路晶片12中形成有中心集成 二列或者^有的電路器件’例如晶體管、摻雜擴散區、記憶 電路54。^連線料。在晶圓切割道14上卿成有測試鍵 保護封環結構30圍繞著中心集成電路，其中傾封環結構30 在業界^被％作是晶方封環，包括有複賴金屬層，上下堆疊而 成/呆屢封&結構3〇是該技術領域常用之結構 ’用來保護中心集 成弘路使其免於雙到晶圓切割時產生裂缝的侵餘。保護封環結 構^可以疋形成在介電層42中的單層的金屬阻撞牆，或者亦可 ，以疋雙層的金屬阻擋牆。其中，介電層a可以包括有低介電常數 η電材料以及其它不同性質的介電材料。 如第2圖所示，前述的保護封環結構30是在製造中心集成電 路的同日^ ’以相同的介電層沈積步驟以及金屬沈積侧等步驟逐 馨步向上堆疊而成。通常會先在半導體基材4。中，例如石夕基材，形 成重掺雜區域(圖未示），然後再絲護封環結構则彡成在重換雜 區域上，並允终特定的電壓，例如接地電壓或者V%經由重換雜 區域提供給保護封環結構30。最後，在中心集成電路以及切割道 沈積保遵層44 ’例如氛化;。 為了能夠有效阻擔晶圓切割時產生的介電層界面脫層的傳 播’根據本發明之較佳實施例，在切割道上提供一組強化結構2〇， 10 1255006 圖所示， 遷層44， U每日曰方或晶片12的四個邊周圍布置。如第2 強化結構2〇包括有複數個孔洞22,係以蝴方式餘穿保 並且蝕刻至下方的介電層42而形成。、

晴茶閱第3圖，其_的是根據本發明另—較佳實施例 晶圓1〇的平面示意圖，顯示有晶圓切割線以及鄰近的晶方或曰體 ^如第3圖所示’根據本發明另—較佳實施例，強化結構; 匕括有直接設置在峨鍵電路54上方的· %。部分的孔 亦可以部分與測靖電路54重疊。孔洞％可在晶眺行切警4 將應力釋放’阻财電層界峨層的傳播。 ° 以上所述僅為本發明讀佳實施例，凡依本發日科請專利範 圍斤做之均專雙化與修飾，皆應屬本發明之涵蓋範圍。 【圖式簡單說明】 第1圖是半導體晶_平面*意u，顯示有互被叉的晶圓切 割線以及鄰近的晶方或晶片。 第2圖是附圖1中沿著切線W之剖面示意圖。 第3圖是根據本發明第二較佳實施例的半導體晶圓平面示意 1255006 【主要元件符號說明】 10 半導體晶圓 12 積體電路晶片 14 晶圓切別線 20 增強結構 22 孔洞 24 孔洞 30 保護封壤結構 40 半導體基材 42 介電層 44 保護層 54 測試鍵電路

馨 12

Claims (1)

1255006 、申請專利範圍： 1· 一種半導體晶圓，包括有：

複數個積體電路晶片區域，每一積體電路晶片區域周園是切叫 、、表圍繞，經由切割線以及晶圓機械切割步驟，可以將複數個積體 電路晶片區域分開，其中每一積體電路晶片具有四個邊；、 保護層，同時覆蓋前述的積體電路晶片區域以及切割線； 介電層，設於前述的保護層的下方； 強化結構，包括有複數個蝕刻穿過該保護層，然後至少韻刻至 該介電層的孔洞，且該孔洞排列在積體電路晶片的四個邊上γ及 保護封環結構，介於該積體電路晶片區域與該強化結構之間。 層包括 2·如申請專利範圍第1項所述的半導體晶圓，其中該保護 有氮化矽。 3· —種半導體晶圓，包括有： 復數個積體電路晶片區域，每一積體電路晶片區域周圍是切割 線圍繞’㈣蝴細及晶關械蝴步驟，可⑽複數個積體 電路晶片區域分開，其中每—積體電路晶片具有四個邊；、 複數個測試鍵電路設於該切割線上； 保護層，同時覆蓋前述的積體電路晶片區域以及切割線； 強化結構’包财_穿贿層，紐至少制至該 _第歹]孔，同且„亥第一列孔洞排列在積體電路晶片的四個邊 1255006 上，以及直接設於該測試鍵電路上方或部分與之重疊的第二列孔 洞；及 保護封環結構，介於該積體電路晶片區域與該強化結構之間。 4.如申請專利範圍第3項所述的半導體晶圓，其中該保護層包括 有氮化矽。

十一、圖式： 14