TWI249830B - Leadless semiconductor package and manufacturing method thereof - Google Patents

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TWI249830B TW093104455A TW93104455A TWI249830B TW I249830 B TWI249830 B TW I249830B TW 093104455 A TW093104455 A TW 093104455A TW 93104455 A TW93104455 A TW 93104455A TW I249830 B TWI249830 B TW I249830B
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1249830 五、發明說明（1) ^ 【發明所屬之技術領域】 本發明係有關於一種無外引腳半導體封裝構造，更特別 有關於一種無外引腳半導體封裝構造及其製造方法。 【先前技術】 於積體電路的封裝歷史中，導線架封裝構造已經長期被 使用’其主要原因係具有低製造成本及高可靠度。然而， 由於積體電路產品不斷地朝快速及小尺寸的目標努力，因 此對一些具有高性能需求之封裝構造，傳統導線架封裝構 造已逐漸被淘汰。因此，球格陣列矩陣（Ba n G r i d Array ; BGA)封裝構造及晶片尺寸封裝構造（chip Size Package)已經出現，並變成越來越流行的另一種新的封裝 選擇。前者已經廣泛地使用於積體電路的晶片中，其中該 晶片具有較高之輸入/輸出數目，且相較於習知封裝構 造，諸如中央處理單元（Central Processing Unit ; CPU) 及繪圖晶片，前者具有較佳之電氣性能及熱性能。後者已 經廣泛地使用於可攜帶之產品，其接腳（F〇〇tpr int)、封 裝外形及封裝重量係為主要考量。 然而，導線架封裝構造仍保有其市場佔有率，因為對低 輸入/輸出數目之積體電路而言，仍具有成本效益。由於 具有長内引腳及外引腳，傳統導線架封裝構造係被限制應 用於晶片尺寸封裝構造及低外形封裝構造。因此，半導體 封裝構造工業發展一種不具有外引腳之無外引腳封裝構 造’如此使接腳（f ootpr int )及封裝外形大幅減少。相較 於習知鷗翼（Gull-wing)型式及J引腳（J 一 ieaded)型式，第
1249830 五、發明說明（2) 1及2圖顯示一無外弓丨腳封裝構造10，其複數個引腳11a係 配置於該封裝構造之底部。該無外引腳封裝構造丨〇之晶片 f座1 1 b係由該封裝構造之底部裸露出，藉此提供較佳的 散熱。典型地’四傭支撐肋條丨丨c係連接於該晶片承座 11 b /該然外引腳封裝構造1 〇包含一晶片1 2，其包封於一 封=膠體1 3中。該晶片丨2之主動表面係設有複數個打線接墊 (圖中未示）’藉由複數條銲線電性連接於該複數個引腳 11a。
，基於外引腳的移除，該無外引腳封裝構造具有低封裝外 型及低重s之特徵。再者，由於它所使用的材料係為存在 的材料清單（BiU Material ;B0M)中，因此該無外引 腳封裝構造1 0亦具有成本效益。所有上述特質使得目前無 外!!腳封裝構造非常適用於通訊產品，諸如行動電話、可 攜帶式產品，諸如個人數位助理（Pers〇nal Digital Assistant ; PDA)、數位相機及資訊裝置（Inf〇rmati〇n Appliance ; ΙΑ)。因為電腦及其他電子設備之性能需求的 i曰加，半導體裝置操作更高的電力，且被製造更高半導體 裝置之密度。因此，半導體裝置之熱性能更是被重視。然 而目刚可獲得的無外引腳封裝構造無法符合應用於汽 車、工業及商業之高電力的散熱（dissipati〇n)需求。 【發明内容】 因此，本發明提供一種無外引腳封裝構造，能夠符合應 用於汽車工業及商業之向電力的散熱（dissipation)需 求。
1249830 五、發明說明（3) 一於第一實施態樣，本發明提供一種半導體封裝構造，包 含一第一半導體裝置（諸如一電力半導體裝置（p〇wer semiconductor device))藉由例如錫膏（s〇ider paste)穩 固地貼附於一第一晶片承座之一上表面上，以及複數個引 ，配置於該第一晶片承座周圍附近。該第一晶片承座及該 等引腳之厚度係介於約1 〇至約2 0 m i 1 S之間。該第一半導 體裝置係電性連接於該等引腳中之一者。一封膠體係形成 該第一半導體裝置及該等引腳上，其中該第一晶片承座及 該等引腳之下表面係由該封膠體裸露出。較佳地，該第一 半^體裝置係藉由至少一條大尺寸（卜⑽^ gauge)紹線電 性連接於該等引腳中之一者。 該半導體封裝構造另包含一第二半導體裝置（諸如一控 制半導體裝置（control semiconductor device))，其可 藉由例如銀膠穩固地貼附於一第二晶片承座上。該第二半 導體裝置係藉由複數條金線電性連接於該等引腳及該第一 半導體裝置。 ° 本發明之該半導體封裝構造係可固定於一印刷電路板 上。該第一及第二晶片承座係直接銲接於該印刷電路板之 匹配熱塾（matching thermal land)上，用以提供低熱 阻抗之路徑，其可移除固定於該第一及第二晶片承座之該 第一及第二半導體裝置所產生的熱。具有厚度丨 之晶片承座及大尺寸（heavy gauge)鋁線提供低阻抗 (electrical on-resistance)，可幫助從該封裝構造散 埶。 *
00811.ptd 第9頁 1249830 五、發明說明（4) 根據第二實施態樣，本發明提供一種半導體封裝構造之 製造方法。該半導體封裝構造之製造方法包含下列步驟： (A)提供一導線架具有一厚度係介於約1〇至約20 mils之 間’其中該導線架包含複數個具有陣列佈置之單元，每一 單元具有一第一及第二晶片承座、一輸出條及複數個引腳 配置於該第一及第二晶片承座周圍附近，且每一單元具有 一半姓刻（ha 1 f-etched)凹處，其形成位置係相對於一預 定切割線（dicing line) ;(B)藉由錫膏將一第一半導體裝 置貼附於該導線架之每一單元之該第一晶片承座上；（c) 將一第一半導體裝置電性連接於該引腳；（D)形成一已包 封產品（molded product )，其中藉由對該導線架包封該第 一半導體裝置及該第二半導體裝置，以形成複數個封膠 體’每一封膠體包封該第一半導體裝置及該第二半導體裝 置進而形成該已包封產品（molded product);以及（E) 沿該引腳之該半姓刻凹處衝切（punching)該已包封產品成 為複數個獨立的半導體封裝構造。 為了讓本發明之上述和其他目的、特徵、和優點能更明 顯’下文特舉本發明之實施例，並配合所附圖示，作詳細 說明如下： 【實施方式】 參考第3圖’其顯示根據本發明之一實施例之導線架之 之^圖。亥導線架1〇〇包含由複數個築堤（dambar)所分隔 第、复數個翠元。雖然只有一個導線架1 0 0的單元係顯示於 圖’但是使用於本發明之導線架可包含任意數目之單
1249830 五、發明說明（5) 元，其適用於被使用之製造設備，諸如封膠包封（m〇ld)設 備。該桌彡疋通常於該導線架100上形成一正交格子狀。該 導線架一般係由以銅為基材之合金所製、由銅所製、 或由包含銅之合金所製。該導線架100具有介於約 與約20 mil之間的厚度，並藉由姓刻該導線架iqq之每一 單元而成形，其中該單元具有複數個引腳11〇及一電力輸 出條（power output Bar)112配置於兩晶片承座120、122 周圍附近。另外，一具有半蝕刻之操作係實施於該導線架 之製程中。該導線架之半#刻區域係呈現於第3圖中，用 以協助了解。請注意，每一引腳1 1 0係半姓刻其底部面 積，以形成一凹處（indentation)llOa，其位置相對於一 預定切割線（dicing line)(圖中未示）。熟習此技藝者可 知，此處的π半姓刻’’不以僅表示藉由钱刻精確地移除該導 線架一半之厚度為限，尚可表示藉由部份姓刻只移除該導 線架之部分厚度。適用於本發明之導線架係可獲得三種引 腳層（lead finish):先鍍有具閃亮金之鎳鈀層（亦即預鑛 導線架）、錫層及最後鍍有錫鉛層。 參考第4圖，其顯示根據本發明之一實施例之半導體封 裝構造200。該半導體封裝構造2〇〇主要包含一控制半導體 裝置（control semiconductor device)130，其係可藉由 例如銀膠（solder paste)穩固地貼附於該晶片承座丨2〇之 一上表面上。該半導體封裝構造2〇〇另包含一電力半導體 裝置（power semiconductor device)132，其係可藉由例 如錫膏穩固地貼附於該晶片承座1 2 2之一上表面上。該錫
〇〇811.ptd 第11頁 1249830 五、發明說明（6) 膏提供良好的電傳導性及熱傳導性。合適的錫膏係為一種 具傳導性之錫合金，其包含錫、鉛、鉍、銦、銀及金。於 一較佳實施例中，該錫膏係鉛/錫為基礎之錫膏，其具有 "於約80%至約97%之錫與通常可平衡之鉛。該電力半導體 裝置132係可為一被使用於電力放大器（p〇wer ampl if “ο 之控制晶片，且該控制半導體裝置丨3 〇係可為一控制晶 片’其包含一控制電路需要執行該電力半導體裝置132之 控制。a亥控制半導體裝置1 3 〇係藉由複數條金線Η 〇電性連 接於該引腳110及該電力半導體裝置132。該電力半導體裝 置132係藉由複數條大尺寸（heavy gauge)鋁線丨42(較佳係 約5-10 mils)電性連接於該電力輸出條112。 參考第5圖’一封膠體15〇係形成該引腳11〇、該電力輸 出條112、該晶片承座120、122 '以及該半導體裝置130、 132上。該引腳11〇、該電力輸出條112及該晶片承座丨2〇、 122之下表面係由該封膠體15〇之底部裸露出。它們的厚度 較佳係介於約1 〇至約2 〇 m i丨s之間，藉此增加該封膠體1 5 〇 與該晶片承座120、122及該引腳110之間的介面區域，進 而延長水氣擴散進入該封裝構造2〇〇之路徑及時間。再 者’該晶片承座1 2 0、1 2 2係被半蝕刻而形成凹處1 2 0 a、 U2a ’藉此加強將該晶片承座12〇、ι22模鎖於該封膠體 150 中。 該封裝構造2 0 0係可固定於一基板上，諸如一印刷電路 板’或其他無外引腳裝置。該晶片承座丨2 〇、丨2 2係直接銲 接於該印刷電路板之一匹配熱墊（matching thermal
〇〇8l1.ptd 第12頁 1249830 五、發明說明（7) 1 and)上，用以提供低熱阻抗之路徑，其可移除固定於該 晶片承座120、122之該半導體裝置130、132所產生的熱。 於該封裝構造2 0 0中，傳導係為主要熱傳方式，其將該半 導體裝置130、132所產生的熱經由裸露於該封裝構造2〇〇 下表面之該晶片承座120、122移除至該封裝構造2〇〇之 外’藉此更加強该封裝構造200之熱性能。具有厚度iQ — 2〇 mils之晶片承座及大尺寸（heavy gauge)鋁線提供低阻抗 (electrical on-resistance)，可幫助從該封裝構造2〇〇 散熱。因此，本發明之該無引腳封裝構造2 〇 〇克服已存在 電力封裝構造之限制，並符合應用於汽車、工業及商業之 咼電力的散熱（dissipation)需求。 雖然本發明係被詳細討論關於具有兩半導體裝置之該無 引腳封裝構造2 0 0，但是只具有一半導體裝置之無引腳封 裝構造仍被考慮於本發明之精神及範圍内。 本發明另提供一製程方法用以製造前述無引腳封裝構 ^。首先，於該導線架100之每一單元中，一控制半導體 裝置1 3 0係藉由銀膠貼附於該晶片承座丨2 〇，且一電力半導 體裝置1 3 2係藉由錫膏貼附於該晶片承座丨2 2。較佳地，聚 亞醯胺（polyimide)膠帶（圖中未示）係貼附於該導線架 1 〇 〇之下表面，用以防止在模造製程中出現封膠溢膠的問 題（mold flash problem)。然後，一般打線接合製程係執 行將金線連結於該控制半導體裝置13〇與該引腳11〇及該電 力半導體裝置132之間（如第4圖所示）。另外，連接於該電 力半導體裝置132與該電力輸出條112之鋁線（如第4圖所
1249830 五、發明說明（8) 示）係藉由一超音波鋁楔型打線機（u 1 trasoni c aluminum wedge bonder)而執行。 再參考第5圖，藉由對該導線架100包封該控制半導體裝 置130及該電力半導體裝置132，以形成複數個封膠體（第5 圖只顯示一個封膠體），每一封膠體包封該複數個控制半 導體裝置130中之一者及該複數個電力半導體裝置132中之 一者’進而形成一已包封產品（m〇lded product)。 之後，單一化步驟係被實施，用以切割上述已包封產品 成為複數個獨立的無引腳半導體封裝構造。因為該導線架 1〇〇具有一厚度介於約10 mils至約20 mils之間，所以單 一化步驟係藉由切割該導線架1 〇 〇之半蝕刻區域，諸如該 引腳1 1 0之該凹處1 1 0 a而實施，以加強其封裝完整性。當 使用一單獨包封製程而形成該已包封產品時，該單一化步 驟係藉由衝切（punching)的操作而實施。可替代地，當使 用一重複包封（overmolding)製程而形成該已包封產品曰 時，該單一化步驟係利用由該已包封產品之下表面（亦即 裸露出該晶片承座120、122及該引腳110之表面）至其上表 面錯開（sawing)而實施。 雖然本發明已以前述實施例揭示，然其並非用以限定本 發明，任何熟習此技藝者，在不脫離本發明之精神和範圍 内’當可作各種之更動與修改。因此本發明之保護範圍當 視後附之申請專利範圍所界定者為準。 田
1249830 圖式簡單說明 【圖式簡單說明】 第1圖為先刖技術之益引腳封背播、土 > 丁、日_ 第2圖為第1 R裝構 下視不意圖。 第3圖ίΐΛ私引㈣ 意圖^為根據本發明之一實施例之部分導線架之上視示 圖 造:上"V、示根音據本^明之—實施例之無引冑半導體封裝構 第5圖/、、思圖，其封膠體係被移除。 *為一第4圖之該無引腳半導體封裝構造之剖面示意 ，其— -π W W卞守菔蚵哀 一、.、、員示於實施衝切單一化步驟之前 U <明 1〇 1 lb 無外引腳封裝構造 11a 引腳 12 晶片承座 11c 支撐肋條 !〇0 晶片 13 封膠體 ^Oa 導線架 110 引腳 !2〇 四處 112 電力輸出條 J22 晶片承座 120a 凹處 1 3〇 晶片承座 122a 凹處 14〇 控制半導體裝置 132 電力半導體裝置 1 5〇 金線 142 鋁線 封膠體 200 半導體封裝構造

Claims (1)

1249830 fp年Μ沖日修(更)正本… _ 案號93104455 \1 4 月 Β 修正 _ 六、申請專利範圍 1、 一種半導體封裝構造，包含： 一第一晶片承座及複數個引腳配置於該第一晶片承座周 圍，其中該第一晶片承座及該等引腳具有一厚度係大於 1 0 m i 1 s且小於約 2 0 m i 1 s ; 一第一半導體裝置，配置於該第一晶片承座之一上表面 上，並電性連接於該等引腳中之一者；以及 一封膠體5形成於該第一半導體裝置及該等引腳上，其 中該第一晶片承座及該等引腳之下表面係由該封膠體裸露 出。 2、 依申請專利範圍第1項之半導體封裝構造，其中該第一 半導體裝置係為一電力半導體裝置（power semiconductor d e v i c e )，並藉由錫膏（s ο 1 d e r p a s t e )貼附於該晶片承座 之該上表面上。 3、 依申請專利範圍第1項之半導體封裝構造，另包含一輸 出條（output bar)，其中該第一半導體裝置係藉由至少一 條鋁線電性連接於該輸出條，且該鋁線之尺寸係介於約5 m i 1 s與約1 0 m i 1 s之間。 4、 依申請專利範圍第1項之半導體封裝構造，另包含： 一第二晶片承座，配置於該等引腳之間，並具有一厚度 係介於約1 0至約2 0 m i 1 s之間；以及 一第二半導體裝置，配置於該第二晶片承座上，並藉由
008U-TW.ptc 第16頁 1249830 _案號93104455 年須2 ,彳曰 修正 六、申請專利範圍 複數條金線電性連接於該等引腳及該第一半導體裝置。 5、 依申請專利範圍第4項之半導體封裝構造，其中該第二 半導體裝置係為一控制半導體裝置（c ο n t r ο 1 semiconductor device)。 6、 依申請專利範圍第4項之半導體封裝構造，其中該第二 半導體裝置係係為一控制半導體裝置，並藉由銀膠 (s i 1 v e r e ρ ο X y )穩固貼附於該第二晶片承座上。 7、 依申請專利範圍第1項之半導體封裝構造，其中每一引 腳及該第一晶片承座係被半顧刻（h a 1 f - e t c h e d)而形成凹 處，藉此加強將該等引腳及該第一晶片承座模鎖於該封膠 體中。 8、 一種半導體封裝構造，包含： 一第一及第二晶片承座、一輸出條及複數個引腳配置於 該第一及第二晶片承座周圍； 一第一半導體裝置，配置於該第一晶片承座上，並藉由 至少一條鋁線電性連接於該輪出條，且該鋁線之尺寸係介 於約5 m i 1 s與約1 0 m i 1 s之間； 一第二半導體裝置，配置於該第二晶片承座上，並電性 連接於該等引腳及該第一半導體裝置；以及 一封膠體，形成該第一半導體裝置、一第二半導體裝
00811-TW.ptc 第17頁 1249830 __案號93104455 年月日 修正 六、申請專利範圍 置、該輸出條及該等引腳上，其中該輸出條及該引腳之下 表面係由該封膠體裸露出。 9、依申請專利範圍第8項之半導體封裝構造，其中： 該第一半導體裝置係為一電力半導體裝置（ρ 〇 w e r semiconductor device)，並藉由錫膏（solder paste)貼 附於該晶片承座之上表面上；以及 該第二半導體裝置係係為一控制半導體裝置（c 〇 n t r ο 1 semiconductor device) ?並藉由銀膠貼附於該第二晶片 承座上。 1 0、依申請專利範圍第8項之半導體封裝構造，其中每一 引腳及該第一晶片承座係被半蝕刻（half-etched)而形成 凹處，藉此加強將該等引腳及該第一晶片承座模鎖於該封 膠體中。 11、一種半導體封裝構造，包含： 一第一及第二晶片承座及複數個引腳配置於該第一及第 二晶片承座周圍，其中該第一及第二晶片承座及該等引腳 具有一厚度係大於1 0 hi i 1 s且小於約2 0 m i 1 s ; 一第一半導體裝置，配置於該第一晶片承座上； 一第二半導體裝置，配置於該第二晶片承座上，並電性 連接於該等引腳及該第一半導體裝置；以及 一封膠體，形成該第一半導體裝置、一第二半導體裝置
0081.l-TW.ptc 第18頁 1249830 η 8.24 案號93104455 年月日 修正
00811-TW.ptc 第19頁 1249830 _ 案號 93104455 修正 六、申請專利範圍 導線架之每一 藉由銀膠將 元之該第二晶 將一第一半 將一第二半 體裝置； 形成一已包 線架包封該第 複數個封膠體 二半導體裝置 product)；以 沿該引腳之 獨立的半導體 早元之該第一晶片承座上； 一第二半導體裝置貼附於該導線架之 片承座上； 導體裝置電性連接於該輸出條； 導體裝置電性連接於該等引腳及該第 封產品（molded product)，其中藉由 一半導體裝置及該第二半導體裝置， ’每一封膠體包封該第一半導體裝置 ’進而形成該已包封產品（m ο 1 d e d 及 該半蝕刻凹處切割該已包封產品成為 封叙構造。 每 單 +導 對讀導 以形成 及讀第 複數 個 1 5、依申請專利範圍第丨4項之半導體封裝構造之製造 法，其中該第一半導體裝置係藉由至少一條鋁線電^ = 於該输出條，且該鋁線之尺寸係介於約5 m i 1 s與約i 〇'接 m i 1 s之間。 1 6、依申請專利範圍第丨4項之半導體封裝構造之製、告 法，其中該第二半導體裝置係藉由複數條金線電= 該等引腳及該第一半導體裝置。 逑接於 1 7、依申請專利範圍第丨4項之半導體封裝構造之製造方
1249830 案號 93104455 di 8,2 4 年 月 曰 修正
六、申請專利範圍 法，其中該第一半導體裝置係為一電力半導體裝置 semiconductor dev ice)且該第二半導體裝置係為一控制 半導體裝置（c οn t r ο 1 s em i cοnduc t 〇r d e v i ce)。 1 8、依申請專利範圍第1 4項之半導體封裝構造之製造方 法，其中沿該引腳之該半蝕刻凹處切割該已包封產品成 複數個獨立的半導體封裝構造之步驟中，包含下列步驟: 鋸開（sawing)該已包封產品成為複數個獨立的半導體: 構造。 且 '才骏 1 9、依申請 法，其中該 該第一及第 品之該下表 已包封產品 包含下列步 專利範圍第 已包封產品 二晶片承座 面裸露出； 成為複數個 驟： 1 4項之半導 具有相對之 及該引腳之 且沿該引腳 獨立的半導 體封裝構造 一上表面及 一表面係由 之該半蝕刻 體封裝構造 之製造方 一下表面5 該已包封產 凹處切割讀 之步驟中， 由該已包封產品之該下表面 鑛開（sawing)該已包封產品成 構造。 至該已包封產品之該上 為複數個獨立的半導體： 20> 法， 複數 衝切 攸曱請專 ^ 叫a J 1只心千導體封擊M、皮 ^ 其中沿該引腳之該半蝕刻凹處切構&之製造方 個獨立的半導體封裝構造之步驟ί=包封產品成% (punching)該已包封產品成為複 匕含下列步騍： 口獨立的半導體圭
00811-TW.ptc 第21頁 1249830 案號93104455__年片 日 修正 六、申請專利範圍 裝構造。 IBiii 00811-TW.ptc 第22頁
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