TWI244180B - Chip package structure - Google Patents

Chip package structure Download PDF

Info

Publication number
TWI244180B
TWI244180B TW093102570A TW93102570A TWI244180B TW I244180 B TWI244180 B TW I244180B TW 093102570 A TW093102570 A TW 093102570A TW 93102570 A TW93102570 A TW 93102570A TW I244180 B TWI244180 B TW I244180B
Authority
TW
Taiwan
Prior art keywords
chip
carrier
patent application
sealant
scope
Prior art date
Application number
TW093102570A
Other languages
English (en)
Other versions
TW200527627A (en
Inventor
Chih-An Yang
Andy Liao
Original Assignee
Via Tech Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Via Tech Inc filed Critical Via Tech Inc
Priority to TW093102570A priority Critical patent/TWI244180B/zh
Publication of TW200527627A publication Critical patent/TW200527627A/zh
Application granted granted Critical
Publication of TWI244180B publication Critical patent/TWI244180B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape

Description

1244180 五、發明說明（1) 發明所屬之技術領域 本發明是有關於一種晶片封裝結構（C h i p p a c k a g e s t r u c t u r e )，且特別是有關於一種打線接合（w i r e b ο n d i n g )晶片封裝結構。 先前技術 隨著積體電路（Integrated Circuit，1C)製程技術的 高度發展，1C晶片之内部電路的積集度（integration)不 斷地向上攀升，因而大幅地增加丨c晶片之内部電路的電晶 體數目，並逐漸地縮小I C晶片之内部電路的導線截面積。 因此，I C晶片在運作時，I c晶片之内部電路將產生大量的 熱能，因而導致I C晶片之本身的溫度不斷地升高。值得注 意的是’當1C晶片之本身的溫度一旦超出正常的工作溫度 範圍時，I C晶片之内部電路可能會發生運算錯誤、暫時性 地失效或永久性地損壞等情況。因此，1C封裝（package) 除了必須提供I C晶片之訊號向外連接的媒介以外，更必須 提f適當的保護作用及良好的散熱效能，使得正在運作之 I c晶片其本身的溫度可以獲得適當的控制，以避免超出其 正常的工作溫度範圍。 一立凊參考圖1 ，其繪示習知之一種晶片封裝結構的剖面 =思圖:就打線接合（W/B)型態之晶片封裝結構1〇〇而言， ^曰/^封、裝夕結構1〇〇主要係由一承載器（(：31^“）110、一晶 1 1 η呈右1條導線1 5 〇及一封膠1 6〇所構成。首先，承載器 ^ 一承栽表面112及多個接合墊114，而這些接合墊 立二配置於承載器1 1 0之承載表面1 1 2。此外，晶片1 2 0具
12585twf.ptd 第8頁 1244180 五、發明說明（2) 有一主動表面1 2 2及對應之一背面1 2 4 ，且晶片1 2 0係以其 背面1 2 4並經由一膠料層1 4 2，而貼附至承載器1 1 0之承載 表面112。晶片120更具有多個金屬墊（metal pad )126，其 配置於晶片1 2 0之主動表面1 2 2。最後，這些導線1 5 0則分 別電性連接這些金屬墊1 2 6之一至其所對應之這些接合塾 1 1 4之一，而封膠1 6 0則覆蓋晶片1 2 0及接合墊1 1 4，並包覆 這些導線1 5 0。另外，晶片封裝結構1 0 0例如更包括多個焊 球1 7 0，其陣列地排列於承載器11 0之遠離晶片1 2 0的表 面。 請同樣參考圖1，封膠1 6 0於晶片1 2 0上方各位置之厚 度通常保持一定，也就是說封膠160之上表面通常為一平 坦面。一般晶片1 2 0之上層係金屬内連線結構，其係由多 個導體層與多個介電層交互堆疊所形成。而且，由於晶片 120與封膠160之熱膨脹係數（Coefficient of Thermal Expansion， CTE)的差異，導致晶片120在周緣部分極易發 生應力集中的現象。因此，當晶片封裝結構1 0 0之溫度隨 工作時間而不斷上升，或是在接受熱應力（thermal s t r e s s )測試，例如溫度循環測試（T e m p e r a t u r e C y c 1 e Test，TCT)或熱衝擊測試（Thermal Shock Test，TST) 時，即會在晶片1 2 0之周緣產生應力集中的現象。當導體 層與介電層間熱膨脹係數的差異所引起之應力大小，超過 晶片1 2 0上層之導體層與介電層的黏著力時，即會使得導 體層與介電層產生剝離，導致晶片1 2 0之金屬内連線受到 破壞，進而導致晶片1 2 0之功能失效。
12585twf.ptd 第9頁 1244180 五、發明說明（3) 值得注意的是，隨著應用於製作半導體晶片之銅製程 技術的出現，導體層及介電層之材質已經由傳統的鋁與二 氧化矽之搭配，改變為銅與有機材料之搭配。但是，與傳 統的紹與二氧化石夕間的黏著力相較，銅與有機材料介電層 間的黏著力較低，因此更容易在銅導體層與有機材料介電 層間產生剝離。因此，如何解決晶片與封膠之熱膨脹係數 的差異所引起之晶片邊緣的破壞，已成為重要的研究課 題。 發明内容 因此，本發明的目的就是在提供一種晶片封裝結構， 其適於降低導體層與介電層之熱膨脹係數的差異所引起之 應力，並且提高晶片封裝結構之散熱效率。 基於上述目的，本發明提出一種晶片封裝結構，其係 由一承載器、至少一晶片及一封膠所構成。承載器具有一 承載表面。晶片係以打線接合技術電性連接配置於承載器 之承載表面上。晶片具有一主動表面及對應之一背面，而 主動表面具有一中央區及一金屬墊區，金屬墊區係環繞中 央區。封膠係覆蓋晶片與承載器之承載表面且具有至少一 凹槽，凹槽係相對凹陷於封膠之遠離晶片的表面，且位於 中央區上方。 基於上述，本發明之晶片封裝結構主要是將封膠設計 具有一凹槽，凹槽係大致位於晶片之主動表面的中央區上 方。因此，當晶片封裝結構之溫度隨工作時間增加而不斷 提高時，封膠之厚度差異將可顯著地降低晶片周緣所產生
12585twf.ptd 第10頁 1244180
應力集中的程度， 可有效改善晶片封 於凹槽處之封膠厚 熱效率。 以避免晶片之表層受 裝結構之信賴性及使 度較薄，這亦可提高 到應力而破壞，故 用寿命。同時，由 晶片封裝結構之散 為讓本發明之上述和其他目的、 顯易懂，下文特舉數個實施例，並配合；；Μ點：^明 說明如下。 q附圚式’作评細 實施方式 請參考圖2，其繪示本發明第一實 構的剖面示意圖。晶片封F钍構2〇 也例之日日片封裝結 晶片220、各硌邋表、、、°構〇要包括承載器21〇、 日日片U 0夕條導線2 5 〇及封膠2 6 〇 。承 板（substrate)或導線架（leadf rame) ° 丨 σ ^ 二 器210係為基板。承載器21〇且 =本實轭例之承載 λ ^01 , τ科裔乙1U具有承载表面212及多個接 二=1。4，而這些接合塾m均配置於承載器21。之承載表
此外，晶片2 20具有一主動表面2 2 2及對應之一 2 2 4，且晶片2 2 0係以其背面2 24並例如經由一膠料層2 42， =貼附至承載器2 1 0之承載表面2 1 2，其中膠料層2 4 2之材 吳例如為環氧樹脂（ep〇Xy resin)。主動表面2 2 2具有一中 央區A1及一金屬墊區A2，金屬墊區八2係環繞中央區A1。而 且，晶片2 2 0更具有多個金屬墊22 6，其配置於晶片2 2 〇之 主動表面222的金屬墊區A2。 之 a b曰 另外，這些導線2 5 0係分別電性連接這些金屬墊226 至其所對應之這些接合墊2 1 4之一，而封膠2 6 〇係覆蓋
1244180 五、發明說明（5) 片220與接合墊226且包覆這些導線250，封膠260具有一凹 槽2 6 2，其相對凹陷於封膠2 6 0之遠離晶片2 2 0的表面，且 凹槽262係位於晶片220之主動表面222的中央區A1上方。 在本實施例中，部分位於主動表面2 2 2之中央區A 1上 的封膠260具有一第一厚度H1 ，而部分位於主動表面222之 金屬墊區A2上的封膠260具有一第二厚度H2，且第一厚度 H1係小於第二厚度H2。換言之，晶片2 2 0上方之封膠2 6 0應 以至少包覆導線2 5 0為主，其餘晶片2 2 0上方之封膠2 6 0則 可減少其厚度。 承上所述，由於主動表面222之中央區A1上的封膠260 具有較薄的厚度，所以由封膠2 6 0與晶片2 2 0之熱膨脹係數 的差異所引起之熱應力可大幅降低。在以電腦進行模擬之 分析結果中，可發現最大熱應力大約下降了 5. 6%，而在晶 片2 2 0之邊緣處的熱應力更下降了約1 4. 2 %。同樣因為主動 表面2 2 2上的封膠2 6 0具有較薄的厚度，因此可大幅縮短晶 片2 2 0之熱量散出時所需經過之距離，進而提高晶片封裝 結構2 0 0之散熱效率。 在本實施例中，晶片封裝結構2 0 0例如更包括多個接 點2 7 0，其陣列地排列於承載器2 1 0之遠離晶片2 2 0的表 面，以提供晶片封裝結構2 0 0後續電性連接至其他裝置之 途徑。另外，此處之接點2 7 0係以焊球為例，但亦可能是 接腳或其他形式之接點。 請參考圖3，其繪示本發明第二實施例之晶片封裝結 構的剖面示意圖。晶片封裝結構2 0 2係與圖2所示之第一實
12585twf.ptd 第12頁 1244180 五、發明說明（6) 施例相似’惟其差異在於晶片封裝結構2 〇 2較圖2之晶片封 裝結構200更增加一散熱器280，其餘相同之處在此不再贅 述。散熱器280係配置於封膠260上，且散熱器280具有至 少一凸部284，其嵌合至封膠260之凹槽262。換言之，散 熱器2 8 0之下半部的外型係與封膠2 6 0之上表面的外型相契 合，當散熱器2 8 0配置於封膠2 6 0上後，彼此之間不會留有 空隙。而且，散熱器2 8 0與封膠2 6 0之間，例如更配置有導 熱性佳之材料層（圖未示）以增進散熱效率。此外，散熱器 280例如更具有多個散熱鰭片282，以增加散熱器280之表 面’進而加速晶片封裝結構2 〇 2之散熱。 請參考圖4，其繪示本發明第三實施例之晶片封裝結 構的剖面示意圖。晶片封裝結構3 0 0係由一承載器3 1 〇、多 個晶片3 2 0，3 3 0及一封膠3 6 0所構成。承載器3 1 〇例如為基 板或導線架等，本實施例之承載器3 1 0係為基板。承載器 310具有一承載表面312及多個接合墊314，而這些接合墊 314均配置於承載器310之承載表面312。 一 口 晶片3 2 0，3 3 0係堆疊配置於承載器3 1 〇之承載表面3丄2 上。這些晶片320, 330中最遠離承載器310之晶片33〇具有 一主動表面332及對應之一背面334，而主動表面332具^有 一中央區A3及一金屬墊區A4，金屬墊區A4係環繞中央區 A3。同時，晶片3 30更具有多個金屬墊3 3 6 ，其:置於主動 表面3 3 2之金屬塾區A 4。晶片3 3 0係使用打線接合技術，將 金屬塾336措由導線350而電性連接至接合塾314。封膠36 0 係覆蓋晶片320，330與接合塾314 ’並包覆導線。封膠
12585twf.ptd 第13頁 1244180 五、發明說明（7) 3 6 0具有至少一凹槽3 6 2 ’凹槽3 6 2係相對凹陷於封膠3 6 0之 遠離晶片320, 330的表面，且位於中央區A3上方。 在本實施例中’封膠3 6 〇之厚度、配置於承載器3丨〇之 背面的接點等’皆與前述實施例之晶片封裝結構相同，於 此即不再贅述。 請參考圖5 ’其繪示本發明第四實施例之晶片封裝結 構的剖面示意圖。晶片封裝結構4 〇 〇係由一承載器4 1 〇、多 個晶片420，430，435及一封膠46〇所構成。這些晶片 420，430，435係分散配置於承載器41〇之上，其中至少一個 晶片（例如晶片4 2 0，4 3 0 )係使用打線接合技術，而晶片4 3 5 例如係覆晶接合式晶片。晶片封裝結構4 〇 〇之封膠4 6 0具有 至少一個凹槽4 6 2，位於使用打線接合技術之晶片4 2 0，4 3 0 的中央區上方。本實施例中其餘特徵皆與前述各實施例之 晶片封裝結構相同，於此即不再贅述。 值得注意的是’本發明之第三與第四實施例的晶片封 裝結構，亦可如第二實施例之晶片封裝結構一樣，增加一 散熱器於封膠表面上。第三與第四實施例之晶片封裝結構 的型態可以是糸統單一封裝（System In Package， SIP)、 多晶片模組（Mu 11 i Ch i p Modul e， MCM)封裝或堆疊式多晶 片模組封裝。 綜上所述，本發明之晶片封裝結構的封膠係具有凹 槽，且凹槽係位於晶片之中央區上方，因而晶片封裝結構 在後續以表面黏著技術（Surface Mount Technology， SMT )進行裝配或進行信賴度測試時，由封膠與晶片之熱膨
12585twf.ptd 第14頁 1244180 五、發明說明（8) 脹係數的差異所造成之熱應力可大幅降低。如此，即可大 幅減少晶片周緣所產生之應力集中的程度，以避免晶片之 表層（特別是晶片之主動表面）受到應力不當地破壞，故可 有效延長晶片封裝結構之使用壽命。此外，由於封膠在晶 片之中央區上方具有較薄厚度，更可加速晶片封裝結構 2 0 2的散熱，若搭配使用散熱器則可獲得極佳之散熱效 率。 雖然本發明已以數個實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍内，當可作些許之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。
12585twf.ptd 第15頁 1244180 圖式簡單說明 圖1繪示習知之一種晶片封裝結構的剖面示意圖。 圖2繪示本發明第一實施例之晶片封裝結構的剖面示 意圖。 圖3繪示本發明第二實施例之晶片封裝結構的剖面示 意圖。 圖4繪示本發明第三實施例之晶片封裝結構的剖面示 意圖。 圖5繪示本發明第四實施例之晶片封裝結構的剖面示 意圖。 【圖式標不說明】 1 0 0 :晶片封裝結構 1 1 0 :承載器 1 1 2 :承載表面 1 1 4 :接合墊 120 :晶片 1 2 2 ··主動表面 124 :背面 1 2 6 :金屬墊 1 4 2 :膠料層 1 5 0 :導線 1 6 0 :封膠 1 7 0 :焊球 2 0 0、2 0 2、3 0 0、4 0 0 :晶片封裝結構 2 1 0、3 1 0、4 1 0 :承載器
12585twf.ptd 第16頁 1244180 圖式簡單說明 2 1 2、3 1 2 :承載表面 2 1 4、3 1 4 :接合墊 220 、320 、330 、420 、430 、435 :晶片 2 22、3 32 :主動表面 224 、 334 :背面 2 2 6、3 3 6 :金屬墊 2 4 2 :膠料層 2 5 0、3 5 0 :導線 2 6 0、3 6 0、4 6 0 ：封膠 2 62、3 6 2、4 62 :凹槽 2 7 0 :接點 2 80 :散熱器 2 8 2 :散熱鰭片 284 :凸部
Al 、A3 :中央區 A2、A4 :金屬墊區 Η1 :第一厚度 Η2 :第二厚度
12585twf.ptd 第17頁

Claims (1)

1244180 六、申請專利範圍 1 一種晶片封裝結構，包括： 一承載器，具有一承載表面及多數個接合墊，且該些 接合墊係配設於該承載器之該承載表面； 至少一晶片，具有一主動表面及對應之一背面，該晶 片係以該背面配置於該承載器之該承載表面，而該主動表 面具有一中央區及一金屬墊區，該金屬墊區係環繞該中央 區，且該晶片更具有多數個金屬墊，其配置於該主動表面 之該金屬塾區； 多數個導線，分別電性連接該些金屬墊之一至其所對 應之該些接合墊之一；以及 一封膠，覆蓋該晶片與該些接合墊且包覆該些導線， 該封膠具有至少一凹槽，其相對凹陷於該封膠之遠離該晶 片的表面，且該凹槽係位於該中央區上方。 2 .如申請專利範圍第1項所述之晶片封裝結構，其中 部分位於該主動表面之該中央區上的該封膠具有一第一厚 度，而部分位於該主動表面之該金屬墊區上的該封膠具有 一第二厚度，且該第一厚度係小於該第二厚度。 3. 如申請專利範圍第1項所述之晶片封裝結構，更包 括多數個接點，配置於該承載器之遠離該晶片的表面。 4. 如申請專利範圍第1項所述之晶片封裝結構，更包 括一散熱器，其配置於該封膠上，且該散熱器具有至少一 凸部，其嵌合至該凹槽。 5 .如申請專利範圍第1項所述之晶片封裝結構，其中 該承載器係基板與導線架其中之一。
12585twf.ptd 第18頁 1244180 六、申請專利範圍 6. —種晶片封裝結構，包括： 一承載器，具有一承載表面及多數個接合墊，且該些 接合墊係配設於該承載器之該承載表面； 多數個晶片，堆疊配置於該承載器之該承載表面上， 其中該些晶片最遠離該承載器者具有一主動表面及對應之 一背面，而該主動表面具有一中央區及一金屬墊區，該金 屬墊區係環繞該中央區，且該些晶片最遠離該承載器者更 具有多數個金屬墊，其配置於該主動表面之該金屬墊區， 該些金屬墊係以打線接合技術電性連接至該些接合墊；以 及 一封膠，覆蓋該些晶片與該些接合墊，該封膠具有至 少一凹槽，其相對凹陷於該封膠之遠離該些晶片的表面， 且該凹槽係位於該中央區上方。 7. 如申請專利範圍第6項所述之晶片封裝結構，其中 部分位於該主動表面之該中央區上的該封膠具有一第一厚 度，而部分位於該主動表面之該金屬墊區上的該封膠具有 一第二厚度，且該第一厚度係小於該第二厚度。 8. 如申請專利範圍第6項所述之晶片封裝結構，更包 括多數個接點，配置於該承載器之遠離該些晶片的表面。 9 .如申請專利範圍第6項所述之晶片封裝結構，更包 括一散熱器，其配置於該封膠上，且該散熱器具有至少一 ib部，其鼓合至該凹槽。 1 0.如申請專利範圍第6項所述之晶片封裝結構，其中 該承載器係基板與導線架其中之一。
12585twf.ptd 第19頁 1244180 六、申請專利範圍 1 1 . 一種晶片封裝結構，包括： 一承載器，具有一承載表面； 至少一晶片，以打線接合技術電性連接配置於該承載 器之該承載表面上，該晶片具有一主動表面及對應之一背 面，而該主動表面具有一中央區及一金屬墊區，該金屬塾 區係環繞該中央區；以及 一封膠，覆蓋該晶片與該承載表面，該封膠具有至少 一凹槽，其相對凹陷於該封膠之遠離該晶片的表面，且該 凹槽係位於該中央區上方。 1 2.如申請專利範圍第1 1項所述之晶片封裝結構，其 中部分位於該主動表面之該中央區上的該封膠具有一第一 厚度，而部分位於該主動表面之該金屬墊區上的該封膠具 有一第二厚度，且該第一厚度係小於該第二厚度。 1 3.如申請專利範圍第1 1項所述之晶片封裝結構，更 包括多數個接點，配置於該承載器之遠離該些晶片的表 面〇 1 L如申請專利範圍第1 1項所述之晶片封裝結構，更 包括一散熱器，其配置於該封膠上，且該散熱器具有至少 一凸部，其欲合至該凹槽。 1 5.如申請專利範圍第1 1項所述之晶片封裝結構，其 中該承載器係基板與導線架其中之一。 1 6.如申請專利範圍第1 1項所述之晶片封裝結構，更 包括一覆晶接合式晶片，配置於該承載器之該承載表面上 且與該承載器相電性連接。
12585twf.ptd 第20頁 1244180 六、申請專利範圍 1 7.如申請專利範圍第1 1項所述之晶片封裝結構，其 型態係系統單一封裝（S y s t e m I η P a c k a g e， S I P )。 1 8 .如申請專利範圍第1 1項所述之晶片封裝結構，其 型態係多晶片模組（M u 1 t i C h i ρ Μ 〇 d u 1 e， M C Μ )封裝。 1 9 .如申請專利範圍第1 1項所述之晶片封裝結構，其 型態係堆疊式多晶片模組封裝。
12585twf.ptd 第21頁
TW093102570A 2004-02-05 2004-02-05 Chip package structure TWI244180B (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW093102570A TWI244180B (en) 2004-02-05 2004-02-05 Chip package structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW093102570A TWI244180B (en) 2004-02-05 2004-02-05 Chip package structure

Publications (2)

Publication Number Publication Date
TW200527627A TW200527627A (en) 2005-08-16
TWI244180B true TWI244180B (en) 2005-11-21

Family

ID=37154721

Family Applications (1)

Application Number Title Priority Date Filing Date
TW093102570A TWI244180B (en) 2004-02-05 2004-02-05 Chip package structure

Country Status (1)

Country Link
TW (1) TWI244180B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI397160B (zh) * 2007-07-26 2013-05-21 Texas Instruments Inc 半導體封裝中接合線圈之熱提取

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI397160B (zh) * 2007-07-26 2013-05-21 Texas Instruments Inc 半導體封裝中接合線圈之熱提取

Also Published As

Publication number Publication date
TW200527627A (en) 2005-08-16

Similar Documents

Publication Publication Date Title
TWI311353B (en) Stacked chip package structure
JP6122863B2 (ja) 複数の熱経路を備える積み重ねられた半導体ダイアセンブリ、ならびに関連するシステムおよび方法
US6980438B2 (en) Semiconductor package with heat dissipating structure
US8211747B2 (en) Wafer level stack die package
TWI309549B (en) Printed circuit board with improved thermal dissipating structure and electronic device with the same
WO2013009853A2 (en) Electronic assembly including die on substrate with heat spreader having an open window on the die
TW571374B (en) System in package structures
US6320267B1 (en) Bonding layer in a semiconductor device
TWI225291B (en) Multi-chips module and manufacturing method thereof
JP2011082345A (ja) 半導体装置
JP2008109121A (ja) 集積回路パッケージシステム
US8441115B2 (en) Semiconductor device with exposed thermal conductivity part
CN1355568A (zh) 芯片堆叠封装结构
TW200423355A (en) Multi-chips stacked package
TWI536515B (zh) 具有散熱結構之半導體封裝元件及其封裝方法
TW200529387A (en) Chip package structure
TWI660471B (zh) 晶片封裝
TWI244180B (en) Chip package structure
WO2020241239A1 (ja) 半導体装置
TW200522298A (en) Chip assembly package
TWM593659U (zh) 直接導出電子元件熱能的封裝結構
TWI722560B (zh) 直接導出電子元件熱能的封裝結構
KR100712499B1 (ko) 열 배출 효율이 증대된 멀티 칩 패키지 및 그 제조방법
TWI283465B (en) Structure of flip chip package
KR20010009153A (ko) 박형 시스템 대응 고방열 히트스프레다 부착 패키지구조 및 그의 제조 방법

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees