TWI238410B - SRAM-compatible memory device performing refresh operation having separate fetching and writing operation periods and method of driving the same - Google Patents

Description

1238410 玖、發明說明： 發明所屬之技術領域 本發明一般而言係關於半導體記憶體裝置，並且更特 別地是關於具有動態隨機存取記憶晶胞且與靜態隨機存取 記憶體相容的記憶體裝置，以及驅動該記憶體裝置的方法。 先前技術 隨機存取記憶體（RAM)通常分為靜態隨機存取記憶 體（SRAM )與動態隨機存取記憶體（dram )。RAM通常 包含有記憶體陣列及周邊電路；其中該記憶體陣列係由排 列於行列矩陣上的多數個單元記憶晶胞所組成，而該周邊 電路用於控制輸入/輸出資料至/自單元記憶晶胞。用於在 SRAM中儲存一位元資料的各個單元記憶晶胞係使用形成 門鎖、纟σ構的四個電晶體與作為傳輸閘的二個電晶體進行作 業。在SRAM中，因為資料儲存於具有閂鎖結構的單元記 隐曰日胞中，所以無須進行更新作業便可保存所儲存的資 料。此外，相較於DRAM，SRAM具有較高作業速度與較 低功率消耗的優點。 、而，相較於各單元記體晶胞使用一個電晶體與一個 電^進仃作業的DRAM，因為sram的單元記體晶胞係 由八個電晶體所組成，所以伙趨具有需要大晶圓面積的 、更”羊細地說’為製造具有相同容量的半導體記憶體 、曰SRAM所需的晶圓面積為DRAM的約六至十倍。該 大曰曰圓面積的需求會增加SRAM的單位成本。#而，當使 1238410 用DRAM取代SRAM以降低成本時，便須額外的DRAM控 制器，以進行週期性的更新作業。此外，進行更新作業所 需的時間與緩慢的作業速度會造成使用DRAM之系統的整 體性能降低。 為克服dram與SRAM的缺點，已有人開發與sram 外部相容而内部使用DRAM晶胞的SRAM相容記憶體。第 1圖為用於說明驅動習用SRAM相容記憶體之方法的圖 式。參考第1圖，單一個外部存取週期（EXT_TRC)包含 有個内部存取週期與一個更新周期（REF-RW )。 然而’在習用的SRAM相容記憶體驅動方法中，擷取 儲存於已更新DRAM晶胞内之資料、傳輸晶胞資料至感測 放大器、放大晶胞資料及將晶胞資料重寫入已更新dram 晶胞的作業皆在單一個更新周期（reF_rw)内進行。 因此’習用的SRAM相容記憶體及其驅動方法具有更 新周期REF-RW需要相當多時間，以使整個作業速度降低 的問題。 發明内容 因此，本發明係鑑於前揭習知技藝所發生的問題而完 成’且本發明的目的在於提供SRAM相容記憶體裝置及驅 動該SRAM相容記憶體裝置的方法，其係藉由縮短更新周 期長度，而提高使用SRAM相容記憶體裝置之系統的整體 作業速度。 根據本發明的一個觀點，前揭與其他目的的完成可藉 1238410 由提供包含DRAM晶胞排列於行列矩陣上之記憶塊的 SRAM相谷記憶體裝置，並在預定的更新週期内進行更新 作業’以使儲存於其中的資料得以保持有效。該SRAM相 容記憶體可與未提供用於進行DRAM晶胞之更新作業時間 週期的外部系統進行外部接觸。該SRAM相容記憶體裝置 進行不連續的第一與第二外部存取週期。在第一更新週期 期間，該SRAM相容記憶體裝置進行自要更新之DRAM晶 胞擷取貝料的作業。在第二更新週期期間，該SRAM相容 記憶體裝置進行將第一更新週期期間所擷取的資料重寫入 更新DRAM晶胞内的作業。 根據本發明的另一個觀點，前揭與其他目的的完成可 藉由提供該SRAM相容記憶體的驅動方法。該SRAM相容 記憶體進行外部存取的第一與第二外部存取週期，該第一 外部存取週期包含有第一更新週期與第一内部存取週期， 而該第二外部存取週期包含有第二更新週期。肖SRAM相 容記憶體驅動方法包含的步驟有：（a)在第—更新週期期 門由第—§己憶塊之第—橫列上的dram晶胞榻取要更新 的資料’並將所擷取的資料儲存於第一感測放大器中；（b) 將由第-記憶塊之第-橫列上的DRAM晶胞所操取並儲存 於第-感測放大器内的資料儲存於第二感測放大器中；(C) 在第一内部存取週期期將存取自第-記憶塊第二橫列 上之DRAM晶胞的資料儲存於第一感測放大器内；以及⑷ 在第二更新週期期間，將儲存於第二感測放大器内的資料 重寫入第-記憶塊之第—橫列上的DRAM晶胞中。 1238410 實施方式 見應參考圖式’其中所有的圖式皆使用相同的參考數 子來標示相同或相當的元件。 =康本發明的SRA_容記憶體裝置係使用⑽韻晶 合:、W由内觀點視之時，該SRAM相容記憶體裝置 二:丁更新作業，而當由外部觀點視之時，其並未配置用 盎斤作業的作業周期。此外，帛SRAM相容記憶體裝置 於控制更新作業的外部控制訊號。本發明的SRAM 憶體裝置係根據與-般SRAM相容的準則進行作 業0 本發明的SRAM相容記憶體裝置具有單一個更新周期 與單一個内部存取週期於單-個外部存取週期内。在本專 利=明書中’外部存取週期代表有效執行可連續輸入之資 料讀取或寫人存取命令的最小時間週期。内部存取週期代 表在啟動單4固子凡線之後’將該相同字元線或另一個字 元線啟動並有效存取資料的最小時間週期。此外，更新作 業的更新週期代表由外部存取㈣減去㈣存取週期所獲 得的週期。 第2圖為根據本發明實施例之狄趙相容記憶體裝置 的示意圖’其中二個記憶塊m，21()及配置於該記憶塊ιι〇 210之間的電路元件係示意繪於其中。在第2圖中，第一 記憶塊no的字元線係標示為參考符號WLAi (卜可變）， 而第二記憶塊210的字元線則標示為參考符號肌則（}= 1238410 可變）。此外，第一記憶塊110的一對位元線標示為參考符 旎BLA與/BL A ’而第二記憶塊21 0的一對位元線則標示為 參考符號BLB與/BLB。 第3圖為第2圖中之SRAM相容記憶體裝置部分3〇〇 的詳細電路圖。在第3圖中，與第2圖相同的元件部位係 藉由加入撇號 於第2圖之元件的參考數字來表示。 參考第3圖而詳細說明根據本發明實施例之SRAM相 容記憶體裝置。第一與第二記憶塊i丨〇，，2丨〇，分別包含有多 數個DRAM晶胞ll〇a，ll〇b，…與多數個DRAM晶胞21〇&， 210b，···，且該多數個DRAM晶胞u〇a，u〇b，…與多數個 DRAM晶胞210a，210b，…係排列於行列矩陣上。在各該 〇化八乂晶胞110&，11〇13，...，21(^21〇1)，中，必須在預^的 更新週期内進行更新作業，以使寫入DRAM晶胞内的資料 保持有效。各該DRAM晶胞n〇a，11〇b， ，21〇a，21〇b，包 含有以字元線進行選通的傳輸閘及用於儲存穿經傳輸電晶 體進行傳輸之位元線資料的電容器。 寫入第一記憶塊110,之DRAM晶胞11〇a，u〇b内的資 料可經由第一對位元線BLA與/;61^八進行擷取，而寫入第 二記憶塊210’之DRAM晶胞210a，210b内的資料可經由第 一對位元線BLB與/BLB進行操取。 如第4圖所示，本發明的SRAM相容記憶體裝置具有 第一與第二外部存取週期EXT-TRC1與EXT_TRC2，其;該 SRAM相容記憶體裝置係於該第一與第二外部存取週期^ EXT-TRC1與EXT_TRC2内進行外部存取。第一外部存取週 1238410 d EXT_TRC1包含有第—更新週期REF1與第—内部存取 週期mT.TRc丨，而第二外部存取週期EXT_TRC2包含有第 二更新週期REF2與第二内部存取週期int_trc2。 根據本發明之SRAM相容記憶體裝置的更新作業及 SRAM相容記憶體裝置的驅動方法，由被更新的收鹰曰 胞讀取資料係於第-更新週期REF1期間進行，而將資料 重寫入被更新的DRAM晶胞係於第二更新週期咖2期間 進行。更新資料的放大係於第_更新週期refi或第一内 部存取週期以丁-丁及〇期間進行。除此之外，更新資料的 放大可在第二更新週期咖2期間的資料重寫人之前進行。 參考第3圖，第-感測放大器15〇，包含有閃鎖結構， 該閃鎖結構會放大並問鎖擁取自第—記憶塊11()，之⑽趨 ^胞ma，11〇b的資料或寫入其中的資料。第二感測放大 器1 70亦包含有閂鎖結構，該閂鎖結構會放大並閂鎖擷取 自第二記憶塊210’之DRAM晶胞21〇a，21〇b的資料或寫入 中的 > 料。在本專利說明書中，由DRAM晶胞擷取資料 或將資料寫入DRAM晶胞中的作業稱為存取DRAM晶胞的 作業。 第一開關單元140’控制第一記憶塊11〇，的資料輸入/ 輸出線BLA，/BLA與第一感測放大器15〇，的資料線SAL1， /SAL1之間的電連接。第二開關單元18〇，控制第二記憶塊 21〇’的資料輸入/輸出線BLB，/BLB與第二感測放大器170, 的資料線S AL2, /SAL2之間的電連接。 此外’第三開關單元160,控制第一感測放大器150,的 1238410 貪料線SALl，/SAL1與第二感測放大器17〇,的資料線SAL2, /SAL2之間的電連接。此外，第一與第二平衡電路13〇，， 分別作用於平衡第一記憶塊11〇，的資料輸入/輸出線B]LA， /BLA及第二記憶塊21〇，的資料輸入/輸出線blB，/blb。 本發明之SRAM相容記憶體裝置的更新作業係說明如下。 第5圖為根據本發明實施例之第3圖中之SRAM相容 記憶體裝置的訊號時間圖。在本實施例中，在更新週期期 間由指定橫列上的DRAM晶胞擷取資料之後，資料會於内 部存取週期期間而由該相同記憶塊之另一個橫列上的 DRAM晶胞進行讀取存取。換言而之，參考第3圖及第4 圖’資料係於第一更新週期REF1期間而由連接至第一記 憶塊110,之第一字元線WLA1的DRAM晶胞110a進行擷 取’以及資料係於第一内部存取週期INT-TRC1期間而由 連接至第一記憶塊之第二字元線WLA2的DRAM晶胞 110b進行讀取。 參考第3圖及第5圖，第一更新週期REF1係響應在 時間tl所產生的更新請求訊號ref而開始進行。在時間 t2,第一平衡訊號EQ1關閉成“低，，，且第一開關訊號IS〇1 開啟成鬲”。因此，第一對位元線BLA，/BLA的平衡被 解除’而第一開關單元140,被開啟，以使第一對位元線bla， /BLA分別電連接至第一感測放大器150,的資料線SAL 1， /SAL1。此外，當第一字元線WLA1在時間〇開啟成“高，， 時’資料係由第一記憶塊11 〇,的DRAM晶胞11 〇a進行擷 取。當訊號NE1與PE1在時間t4分別開啟成“高，，與 11 1238410 “低”時，第一感測放大器150’便進行作業，以放大擷取 自DRAM晶胞110a的資料。 其次，在時間t5 ’當具有用於選擇連接至第二字元線 WLA2之另一個記憶塊110橫列上的DRAM晶胞（諸如 DRAM晶胞110b)的輸入地址時，第三開關訊號IS〇3會開 啟。因此’擷取自DRAM晶胞11 〇a並閂鎖於第一感測放大 器1 50’内的資料係穿經第三開關單元丨6〇，而傳輸至第二感 測放大器170’。當訊號NE2與PE2在時間t6分別啟動成 “高”與“低”時，擷取自DRAM晶胞110a並傳輸至第二 感測放大器170’内的資料會再次放大。 第一平衡號EQ1在時間t7再次啟動，以便平衡第一 對位元線BLA與/BLA。其次，當第二字元線WLA2在時間 t8啟動時’資料係操取自DRAM晶胞11 〇b並傳輸至第一 感測放大器150 ’。當訊號NE1與PE 1在時間t9分別啟動 再次成“高”與“低”時，擷取自DRAM晶胞丨1〇b的資 料會被放大。此外，當第一輸出控制訊號Ncm在時間ti〇 轉變成“高”時，擷取自DRAM晶胞u〇b並儲存於第一 感測放大器150,内的資料係穿經第一對局部資料線。…與 /LI01而進行輸出。此時，第二輸出控制訊號ncd2保持在 關閉狀態“低”。 其次，於第二更新週期REF2開始時的時間ui啟動第 一平衡訊號EQ1，以便平衡第一對位元線bla與/bla。其 次，當第三開關訊號IS〇3與第一字元線wlai在時間Η] 再次啟動時，擷取自DRAM晶胞11〇a並儲存於第二感測放 12 1238410 大器170’内的資料會重宜 寫入DRAM晶胞ii〇a内。 第6A圖為具有第5圖φ T之時間圖訊號的SRAM相容 記憶體裝置的作業流程圖。 在本案中，其係由連接至記憶 塊之橫列（亦即，字元狳、^ 、）的dram晶胞讀取資料，而在 連接至相同記憶塊之另—個 幻松列的另一個dram晶胞内更 新資料。 參考第3圖及第 国汉罘Μ圖，在步驟S6U，於第一更新週 期REF1期間，由連接至箆 _ 王弟一子兀線WLA1的DRAM晶胞 11 0a擷取要更新的資料。名 在步驟s<515，將所擷取的資料藉 由第-感測放大器15〇,進行放大，並儲存㈣第—感測放 大器15〇,内。在步驟S619, t提供輸入外部地址以指定該 相同η己It塊11 G的另-個橫列時，榻取自DRAM晶胞i i 並儲存於第一感測放大器15〇,内的資料會傳輸至第二感測 放大器170,並閂鎖於其中。當第二字元線…[…啟動時， 貝料係擷取自外部地址所指定的DRAM晶胞i丨〇b。在步驟 S623，將所擷取的資料傳輸至第一感測放大器15〇，，並接 著藉由該第一感測放大器150,進行放大。其次，在步驟 S627 ’將擷取自DRAM晶胞11〇13並儲存於第一感測放大 器150’内的資料讀取至第一感測放大器15〇，外部。其次， 在步驟S63 1，於第二更新週期REF2期間，將擷取自DRAM 晶胞110a並儲存於第二感測放大器170,内的資料重寫入 DRAM晶胞ll〇a中。 第6B圖為SRAM相容記憶體的作業流程圖，其中資 料係寫入連接至記憶塊橫列的DRAM晶胞内，而資料係於 13 1238410 連接至相同記憶塊之另一個橫列的另一個DRAM晶胞内更 新。 第6B圖的流程圖與第6A圖相似。因此，在第6B圖 中，與第6A圖相同的步驟係藉由加入撇號“，，，於第6A 圖之步驟的參考數字來表示。亦即，第6B圖的步驟S6U，， S615’，S619’與第6A圖的步驟S6U, S615, S619係以相同 方式進行，所以其詳細說明在本專利說明書中被省略。 ^其次，在第6B圖的步驟％20，外部輸入資料係藉由 ，一感測放大器150,進行放大，並閃鎖於該第一感測放大 态150内。在步驟S62卜儲存於第一感測放大器I"，内的 輸入貝料會寫入連接至第二字元線WLA2的DRAM晶胞 110b 中。 其_人，在步驟S631，於第二更新週期REF2期間，將 擷取自DRAM晶胞ii0a並儲存於第二感測放大器，内 的資料重寫入DRAM晶胞110a中。 第7圖為根據本發明另一個實施例之第3圖中之 SRAM相容記憶體裝置的訊號時間圖。在本實施例中，在 :新週期期間由指定橫列上的DRAM晶胞擷取資料之後， 資料會於内部存取週期期間而由該相同記憶塊之相同橫列 上的相同DRAM晶胞進行讀取。 士參考第3圖及第7圖，第一更新週期REF1係響應在 知間t2 1所產生的更新請求訊號ref而開始進行。在時間 第一平衡訊號EQ1關閉成“低，，，且第一開關訊號 IS01開啟成“高”，以使第—對位元線bla，/bla的平衡 14 1238410 被解除，而第一開關單元1 4 0 ’被開啟。因此，第一對位元 線BLA，/BLA分別電連接至第一感測放大器15〇，的資料線 SAL1，/SAL1。當第一字元線WlA1在時間t23開啟成 “高”時，資料係由第一記憶塊110,的DRAM晶胞110a 進行擷取。當訊號NE1與PE1在時間t24分別開啟成“高” 與“低’’時，第一感測放大器15〇,便進行作業，以放大擷 取自DRAM晶胞ll〇a的資料。 其次，第一内部存取週期INT-TRC1在時間t25開始。 當第一輸出控制訊號NCD1在時間t26為“高，，時，擷取 自DRAM晶胞1 l〇a並儲存於第一感測放大器15〇，内的資 料係穿經第一對局部資料線U01，/LI01進行輸出。此時， 第二輸出控制訊號NCD2保持在關閉狀態“低，，。當第二 更新週期REF2在時間t27開始時，擷取自DRAM晶胞u〇a 並為第一感測放大器150’所放大的資料係重寫入DRAM晶 胞110 a内。 第8A圖為具有第7圖中之時間圖訊號的SRAM相容 記憶體裝置的作業流程圖，其中資料係由與相同記憶塊内 之更新DRAM晶胞相同的記憶塊内的相同DRAM晶胞進行 讀取。 參考第3圖及第8A圖，在步驟S8U，於第一更新週 期REF1期間’由連接至第—字元線WLAl # dram晶胞 ll〇a擷取要更新的資料。此外，在步驟S815，將所擷取的 資料藉由第一感測放大器150,進行放大，並儲存於該第一 感測放大器150,内。其次，在步騍S819,於第一内部存取 15 1238410 週期INT-TRC1期間，將擷取自DRAM晶胞110a並為第一 感測放大器150,所放大的資料讀取至第一感測放大器150, 外部。 其次，在步驟S823，於第二更新週期REF2期間，將 擷取自DRAM晶胞110a並儲存於第一感測放大器150,内 的資料重寫入DRAM晶胞110a中。 第8B圖為SRAM相容記憶體裝置的作業流程圖，其 中貧料係寫入與相同記憶媿内之更新DRAM晶胞相同的記 憶塊内之相同橫列上的相同DRAM晶胞中。

第8B圖的流程圖與第8A圖相似。因此，與第8a圖 相同的步驟係藉由加入撇號“”於第8A圖之步驟的參考 數字來表示。亦即，第8B圖的步驟S8n，，S815，與第8A 圖的步驟S 8 11，S 8 1 5係以相同方式進行，所以其詳細說明 在本專利說明書中被省略。 ” -人’在第8B圖的步驟S869，於第一内部存取週期 期間第一感測放大器150,接收並儲存外部輸入資料，並 以該外部輸入資料取代先前儲存於其中的資料。在步驟 S 8 7 3 5 一 , : 田第一子凡線WLA1在第二更新週期期間啟動時， 儲存於第—感測放大器15〇，中的外部輸入資料會寫入 dram晶胞110a中。 第9圖為根據本發明又另一個實施例之第3圖中之 SRAM相容記憶體裝置的訊號時間圖。在本實施例中，在 期期間由指定記憶塊之指定橫列上的DRAM晶胞擷 貝’、之後’資料會於内部存取週期期間而由另—個記憶 16 1238410 塊中之DRAM晶胞進行讀取。例如，資料係於第一更新週 期REF 1期間而擷取自連接至第一記憶塊11 〇,之第一字元 線WLA1的DRAM晶胞ll〇a，以及資料係於第一内部存取 週期INT-TRC1期間而讀取自連接至第二記憶塊21〇，之第 一字元線WLB1的DRAM晶胞21 Ob。 參考第3圖及第9圖，第一更新週期REF1係響應在 時間t3 1所產生的更新請求訊號REF而開始進行。在時間 t32，第一平衡訊號EQ1關閉成“低”，且第一開關訊號 IS01開啟成“高”，以使第一對位元線bla，/BLA的平衡 被解除，而第一開關單元14〇,被開啟。因此，第一對位元 線BLA，/BLA分別電連接至第一感測放大器15〇，的資料線 SAL1，/SAL1。當第一字元線WLai在時間t33開啟成 南”時’資料係由第一記憶塊110,的DRAM晶胞110a 進行擷取。當訊號NE1與PE1在時間t34分別開啟成“高，， 與低”時’第一感測放大器150,便進行作業，以放大擷 取自DRAM晶胞11 〇a的資料。 其次，第一内部存取週期INT-TRC1在時間t35開始。 在時間t36，第二平衡訊號EQ2開啟為“低，，，而第二開 關汛號IS02開啟為“高，，，以使第二對位元線blb,/blb 的平衡被解除，而第二開關單元18〇，被開啟。因此，第二 對位兀線BLB，/BLB分別電連接至第二感測放大器170,的 貝料線SAL2, /SAL2。當字元線WLB1在時間t3t開啟成 ^ 時’=貝料係由第二記憶塊2 1 〇，的DRAM晶胞2 1 0a 進行擷取。當訊號NE2與PE2在時間t38分別開啟成“高，， 17 1238410 與“低”時，第二感測放大器170,便進行作業，以放大擷 取自DRAM晶胞2 1 0a的資料。 當第二輸出控制訊號NCD2在時間t39轉變成“高” 時，擷取自DRAM晶胞21 Ob並儲存於第二感測放大器丨7〇， 内的資料係穿經第二對局部資料線1^1〇2與几1〇2而進行輸 出。此時，第一輸出控制訊號NCD1保持在關閉狀態 低。其次，當第二更新週期REF2在時間t40開始時， 第一子元線WLA1會啟動，以使擷取自DRAM晶胞u〇a 並儲存於第一感測放大器150,内的資料會重寫入DRAM晶 胞110a内。 第10A圖為具有第9圖中之時間圖訊號的SRAM相容 記憶體裝置的作業流程圖’其中資料係讀取自記憶塊内的 DRAM晶胞，而資料係於不同記憶塊的dram晶胞内進行 更新。 參考第3圖及第10A圖，在步驟sl〇u，於第一更新 週期REF1期間，由連接至第一字元線WLA1的dram晶 胞110a擷取要更新的資料。此外，在步驟sl〇i5，將所擷 取的資料藉由第一感測放大器15〇，進行放大，並儲存於該 第一感測放大器150’内。其次，在步驟sl〇19，於第一内 部存取週期INT-TRC1期間，資料係擷取自連接至第二記 憶塊210’之字元線WLB1的DRAM晶胞2l〇a，為第二感測 放大器170所放大，並接著輸出至第二感測放大器外 部。 其次’在步驟S1023，將擷取自DRAM晶胞ll〇a並為 18 1238410 第一感測放大器150,所放大的資料重寫入DRAM晶胞11〇a ο 第10Β圖為SRAM相容記憶體裝置的作業流程圖，其 中資料係寫入記憶塊内的DRAM晶胞’而資料係於不同記 憶塊的DRAM晶胞内進行更新。 第ιοΒ圖的流程圖與第10A圖相似。因此，與第ι〇Α 圖相同的步驟係藉由加入撇號“，，，於第1〇A圖之/步驟的 參考數字來表示。亦即，第10B圖的步驟sl〇ii,，si〇i5, 與第10A圖的步驟S1011，S1015係以相同方式進行，所以 其詳細說明在本專利說明書中被省略。 其次，在步驟S1016，外部輪入資料係為第二感測放 大器170,所放大，並寫入連接至字元線Wlbi @抓倾晶 胞210a。其次，在第10B圖的步驟sl〇23，，倘若字元線 WLAU第二更新週期期間被開啟，則掏取自dram晶胞 ll〇a並儲存於第—感測放μ 15()，的f料會重寫人dram 晶胞110a中。 根據本發明之SRAM相容記憶體裝置及sram相容記 憶體裝置的驅動方法’單—個更新周期與單—個内部存取 週期係包含於單-個外部存取週期内。在該單—個更新周 期期間，僅執行擷取更新資料的作業或重寫更新資料的作 業。因此’本發明之SRAM相容記憶體及sram相容記憶 體的驅動方法為有助益的，因為可縮短更新週期長度，並 可縮短整個外部存取週期長度，因而可大幅地提高sram 相容記憶體裝置的整體作業速度。 19 1238410 θ雖然本發明的典型實施例已就舉例的用途作揭示，但 二‘本技藝之人士將瞭解可在不離開隨附申請專利範圍 所揭不之本發明範疇與精神下，進行各種修改、加入鱼 換。 一管 圖式之簡單說明 本發明的前揭與其他目的、特徵及優點將由下列配合 附圖的詳細說明而更清楚地瞭解，其中 σ 第1圖為用於說明習用SRAM相容記憶體裝置之驅動 方法的圖式； 第2圖為根據本發明實施例之sram相容記憶體襄置 的示意圖； 第3圖為第2圖中之部分SRAM相容記憶體裝置的詳 細電路圖； 第4圖為用於說明第3圖中之SRAM相容記憶體裝置 之驅動方法的圖式； 第5圖為根據本發明實施例之第3圖中之sRAM相容 記憶體褒置的訊號時間圖； 第6A圖與第6B圖為具有第$圖中之時間圖訊號的 SRAM相容記憶體裝置的作業流程圖； 第7圖為根據本發明另一個實施例之第3圖中之 SRAM相容記憶體裝置的訊號時間圖； 第8A圖與第8B圖為具有第7圖中之時間圖訊號的 SRAM相容記憶體襄置的作業流程圖； 20 1238410 第9圖為根據本發明又s /3又另一個實施例之第3圖中之 SRAM相容記憶體裝置的訊號時間圖； 第10A圖與第ι〇Β圖為具有第$圖中之時間圖訊號的 SRAM相容記憶體裝置的作業流程圖。 圖式符號說明 110，210.·記憶塊；110’.第一記憶塊；u〇a，u〇bDRAM 晶胞；140’··第一開關單元；，·第一感測放大器；16〇，·· 第三開關單元；170’··第二感測放大器；180,…第二開關單 元；210a，2 l〇b·.DRAM 晶胞；210，··第二記憶塊 21

Claims (1)

1238410 拾、申請專利範圍·· 1 · 一種用於驅動含有記憶塊與感測放大器之SRAM相 :記憶，的方法，該記憶塊各具有排列於行列矩陣上的 、阳胞，該SRA]vt相容記憶體係與未提供進行更新作 ，週期而提供外部存取sram相容記憶體之第—與第二外 =週期的外部系統進行外部接觸，該第—外部存取週 期包含有第—更新週期與第—㈣存取週期，以及該第二 外部存取週期包含有第二更新週期，該方法包含的步驟有: 立（）在該第一更新週期期馬，，由第一記憶塊之第一 橫列上的DRAM晶胞掏取要更新的資料，並將所擷取的資 料儲存於第一感測放大器中； 資料 (Μ豸由該第一記憶塊之該第一橫列上的該 dram晶胞所操取並館存於該第__感測放大器内的該 儲存於第二感測放大器中； (c ) 在該第一 記憶塊第二橫列上之 放大器内；以及 内部存取週期期間，將存取自該第一 D R A Μ晶胞的f料儲存於該第一感測 〇在該第二更新週期期間，將儲存於該第二感測放 大器内的該資料重寫入該第_記憶塊之該第 DRAM晶胞中。 、 、J邊 人匕了啕的步驟為 將在步驟（c )中儲存於該第一减 … 级測放大态内的該資料讀 至該第一感測放大器外部。 ^ 更包含有的步驟為 3·如申請專利範圍第1項之方法 22 1238410 ，笛（）中儲存於該第二感測放大器内的該資料寫入 記憶塊之該第二橫列上的D_晶胞中。、 4.如申請專利範圍第i項之方法其中該步驟⑴係 弟一更新週期期間進行。 塑 申月專利靶圍第1項之方法’其中該步驟（b)係 ;應用於選擇該第-記憶塊之該第二橫列的地址訊號而進 ·—㈣於驅動包含⑽細晶胞排列於行列矩陣上之 思免的SRAM相容記憶體的方法，該記憶塊各具有排列 描^矩陣上的DRAM晶胞’該SRAM相容記憶體係與未 =進行更新作業週期而提供外部存取⑽歲相容記憶體 之-與第二外部存取週期的外部系統進行外部接觸，該 P存取週期包含有第__更新週期與第—内部存取週 期’以及該第二外部存取週期包含有第二更新週期，該方 法包含的步驟有： &在該第一更新週期期間，由該記憶塊之第一橫 列上的dram晶胞掏取要更新的資料； (b)在該第一内部存取週期期間，存取指定的 DRAM晶胞；以及 (〇在該第二更新週期期間’將在步驟（a)中所 擷取的資料重寫入該記憶塊第一橫列上之dram晶胞内。 7.如申請專利範圍第6項之方法，更包含有的步驟為： 將在步驟（a)中所操取的該資料儲存於該記憶塊的感 測放大器中；以及 23 1238410 ㈣存取週_間，㈣# 中的该資料讀取至該記憶塊外部。 二：種用於驅動含有記憶塊與感測放大器之SRAM相 谷纪fe體的方法，該記憶 DRAM晶胞，該SRAM= “有排列於行列矩陣上的 ^ ^ „ ° 目各圮憶體係與未提供進行更新作 業週期而提供外部存取8 RAM相容記憶體之第-與第二外 期勺子==的外部系統進行外部接觸，該第一外部存取週 := 新週期與第一内部存取週期，以及該第二 :迥期包含有第二更新週期，該方法包含的步驟有: ϋ2在該第—更新週期期間’由第-記憶塊之第一 :的第ΓΑΜ晶胞掏取要更新的第—筆資料，並將所擷 取的第'筆資料儲存於第-感測放大器中； 黛一乂）在該第—内部存取週期期間，由第二記憶塊之 第二二；TDRAM晶胞摘取第二筆資料，並將所操取的 筆貝料儲存於第二感測放大器中；以及 j )、在㈣二更新週期期間，將為該第-感測放大 °大並儲存於該第—感測放大器内的 寫入該第-記憶塊之該第-橫列上的⑽趟晶胞内。 =如申請專利範圍第8項之方法，更包含有的步驟為 μ - ::、(Λ)中儲存於該第二感測放大器内之該所擷取的 為料碩取至該第二感測放大器外部。 从—冑SRAM相容記憶體裝置，其包含有排列於行列 矩P上的DRAM晶胞，並可與未提供用於進行DRAM晶胞 之更新作業時間週期的外部系統進行外部接觸，該SUM 24 1238410 相容記憶體裝置包含有： 各具有談DRAM晶胞的弟一與第一 s己憶塊’ 第一感測放大器，其用於放大並閂鎖擷取自該第一記 憶塊中之dram晶胞的資料； 第二感測放大器，其用於放大並閃鎖擷取自該第二記 憶塊中之DRAM晶胞的資料； 第一開關單元，其用於控制該第一記憶塊與該第一感 測放大器間之資料輸入/輸出線的電連接； 第二開關單元，其用於控制該第二記憶塊與該第二感 測放大器間之資料輸入/輸出線的電連接；以及 第三開關單元，其用於控制該第一與第二感測放大器 間的電連接。 11·如申請專利範圍第10項之SRAM相容記憶體裝 置，更包含有： 第平衡單元，其用於平衡該第一記憶塊的資料輸入/ 輸出線；以及 第二平衡單元，其用於平衡該第二記憶塊的資料輸入/ 置，專利範圍第1G項之SRAM相容記憶體裝 該――容=::存取週期係提供以用於外部存 -更新週期與第：内::二第一外部存取週期包含有 含有第二更新週期，以=期，該第二外部存取週期 週期期間將摘取自”第—開關單元係於該第-更 自该第，塊之第一橫列上的dram 25 1238410 胞的資料傳遞至該第一感測放大器。 13. 如申請專利範圍第12項之SRAM相容記憶體裝 置’其中該第二開關單元係於該第一更新週期期間將擷取 自該第一記憶塊第一橫列上之該DRAM晶胞並儲存於該第 一感測放大器内的資料傳遞至該第二感測放大器。 14. 如申請專利範圍第13項之SRAM相容記憶體裝 置，其中在該第二更新週期期間，儲存於該第二感測放大 器内的資料被讀取出，並重寫入該第一記憶塊第一橫列上 之該DRAM晶胞中。 15.如申請專利範圍第10項之SRAM相容記憶體裝 置，其中該第一開關單元係於該第一内部存取週期期間將 擷取自該第一記憶塊之第二橫列上的DRAM晶胞的資料傳 遞至該第一感測放大器。 16.-種SRAM相容記憶體裝置，其包含各具有dram 晶胞排列於行列矩陣上記憶塊，並可與未提供用於進行 DRAM晶胞之更新作業時間週期的外部系統進行外部接 觸，該SRAM相容記憶體裝置包含有： 第一與第二記憶塊，該第一與第二記憶塊各具有藉由 輸入地址的指定而進行存取的DRAM晶胞，且該DRam晶 胞的存取作業彼此獨立； Μ π ιρ罘瑚间： 並閃鎖擷取自該第-記憶塊中之存取dram晶胞的資 第二感測放大器，其用於在正常的存取作業期間 並閃鎖操取自該第二記憶塊中之存取dram晶胞的資 26 1238410 第一開關單元，其用於控制該第一記憶塊與該第一感 測放大器間之資料輸入/輸出線的電連接； 第二開關單元，其用於控制該第二記憶塊與該第二感 測放大器間之資料輸入/輸出線的電連接；以及 第三開關單元，其用於控制該第一與第二感測放大器 間的電連接。 17·如申請專利範圍第16項之SRA]V[相容記憶體裝 置，其中： 該SRAM相容記憶體裝置係於外部存取週期期間進行 預定的外部存取作業，該外部存取作業依序包含有更新週 期與内部存取週期； 該第一開關單元係於該更新週期期間將擷取自該第一 記憶塊之第一橫列上的DRAM晶胞的資料傳遞至該第一感 測放大器； 當指定该第一記憶塊之第二橫列上的DRAM晶胞時， 該第三開關單元會將擷取自第一橫列上之DRAM晶胞並儲 存於第一感測放大器的資料傳遞至該第二感測放大器，並 將所傳遞的資料儲存於該第二感測放大器内。 18.—種SRAM相容記憶體裝置，其包含具有dram晶 胞排列於行列矩陣上記憶塊，並可與未提供用於進行 DRAM晶胞之更新作業時間週期的外部系統進行外部接 觸，其中： 第-與第二外部存取週期係提供以用於外部存取該 SRAM相容記憶體裝置，該第_外部存取週期包含有第一 27 1238410 更新週期與第一内部存 含有第二更新週期心 該第二外部存取週期包 、；SRAM相容記憶锻装置係於該第-更新週期期間進 仃由要更新的DRAM晶胞擷取資料的作業，並於該第二更 新週期期間進行將第一更新週期期間所擷取的資料重寫入 更新DRAM晶胞内的作業。

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