TWI237893B - Booster-type power management chip containing electrostatic discharge protection mechanism of output electrode - Google Patents

Description

1237893 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種具㈣出極#電放電保護機制之 升壓型電源管理晶#，特別是指—種具有低功耗及高靜電 放電耐受性的升壓型電源管理晶片。 【先前技術】 靜電在我們生活的周遭環境中可說是無所不在，尤其 是當帶有靜電的物體接觸到IC(積體電路）晶片的接腳時，所 產生的瞬間高壓放電將影響與該接腳連接的所有電路，使 得靜電放電（electrostatic discharge，簡稱ESD )成為造成電子 系統失效的最大潛在原因之一。 參閱圖1戶斤示，是習知一種靜電放電（以下簡稱ESD)保 護電路1，其設在-ICW 2中，連接在…晶片2的兩個 接腳（pad)20、21之間，用以防止與接腳2〇、21連接的電路 3不致遭受ESD的傷害。習知ESD保護電路i包括一連接 在接腳20、21之間的靜電放電元件^(以NM〇s為例），一 連接在接腳20與靜電放電元件u的閘極之間的壓降產生電 乂及連接MOS電晶體11的閘極和輸出接腳21之 電阻13。 其中壓降產生電路12可由複數M0S電晶體121串接 v成^ 1C曰曰片2在正常工作狀態下時，由於接腳2〇、21 的輸出電壓低於一觸發電壓準位，靜電放電元件U不導通 。其中觸發電壓準位為壓降產生電路12的最低驅動電壓加 上靜電放電元件11的最低導通臨界電壓之和。 5 1237893 因此，當接腳20、 生之瞬間電壓大於 之間發生ESD時，# ESD所產 、s，姑+、，、觸务笔壓準位時，靜電放電元件11將導 、，使电流流經靜電放電 靜電放電元件11導除 ’、〇產生的大電流由 ,λα 于、而達到保護電路3不受ESD傷害的 Η的0 Μλ仁（由於一般ESD保護電路1的靜電放電元件11(以 NMOS電晶體為例）之 （ )之通道I度通常只有約eoovm，因此1 通道電阻（圖未示）通當扃 '、 书在20區人姆左右，以致ESD瞬間產 的大電流，會在其通道電阻（圖未示）上產生大㈣，而如圖 下:二將靜電放電元件11中寄生之雙載子接面電晶體(以 間冉JT)ll〇導通，使Bmi〇與靜電放電元# Η之通 這導通電流一起承受咖電流。且因為Bmi〇導通後會 有溫度越高電流越集中的不均勻—.Η。㈣特性使得大 部分的電流都集中在最先導通的局部BmiQ上導致靜電 放電元件11因流絲宜一 « . 、、二某一局部BJT之電流密度太大而過熱燒 毀。 故’如圖3所示’習知_種作法是在靜電放電元件η 内再加上-串聯電a 14，來消除bjt的溫度效應，進而做 到溫度越高電流越分散的效果，以防止靜電放電元件Η因 局部過熱而燒毀的問題。但也因此使得靜電放電元件Η的 面積較—般元件面積要來得大。再參見圖4所示，是習知 一種升壓裝置（習稱booster或boost c〇nverter)4，其用以將 一電源管理晶片（P〇Wer management chip)5提供的_輸入電 壓Vin提升至一較高準位後輸出。電源管理晶片5中具有一 1237893 連接在電源管理晶片5之一第一輸出接腳（pacj)51及一第一 輪出接腳（pad)52之間的MOS電晶體開關（以NM〇s為例）μ ，且升壓裝置4除了電源管理晶片5外，更包含一與輸入 電壓Vin和第一輸出接腳51連接之電感42，一與第一輸出 接腳51順向連接，並經由一電容43與第二輸出接腳52連 接之二極體44。

且M〇S電晶體開關41之閘極受一控制電路45控制， 當M〇S電晶體開關41被控制電路45導通（turn 〇n)時，輸 入電壓Vin對電感42充電，當M〇s電晶體開關41被控= 電路45關閉（turn off)時，電感42則經由二極體44朝電容 43充電’將電能轉存至電容43中，使得由電容43取出之 輸出電壓v〇m高於輸入電壓Vin，而達到升壓之目的。

然而’在習知的升壓裝置4中並沒有咖保護機制 原因是MOS電晶體開關41因考量面積效益的因素 加上一夠大的串聯電阻來消除寄生BJT的溫度效應，且; 寄生ΒΓΓ之導通電壓又不會比圖1之靜電放電元件n的： 生BJT之V通電壓來得高。而若要將如圖】所示之習j ESD保護電路i加入升壓裝置4中則必須如圖5所示 ^ MOS電Ba體開關41之沒極與esd保護電路1之間串4 電T 46 ’使ESD電壓不致直接傷㈣廳電晶體開· 41 ::如此-來’電阻46卻會消耗升壓裝置4的輸出電々 ’而嚴重影響到升壓裝置4的工作效率。 而且口為習知升壓裝置4中之電晶體開關4 靜電放電過程中计,又合一卩, ^ 、，不曰打開，所以只能靠其寄生之BJT才 7 1237893 靜電排掉，且因考 口可里面積效盃，寄生之 夠大的串聯電m，使得 並無法加上一 程中因+4 曰曰_幵奇41很容易在靜電放電過 釭中因電流的熱集中效應而局部燒毀。 【發明内容】 因此，本發明之目的， 置之工作效率並具有電流均 受性之具有輸出極靜電放電 片。 即在七供一種不致影響升塵裝 勻性（uniform)及高靜電放電耐 保濩機制之升塵型電源管理晶

於疋’本發明具有輸出極靜電放電保護機制之升壓 電源“里晶片’包括-第-輸出接腳、-第二輸出接腳. - MOS電晶體開關及—觸發電路。該m〇s電晶體開關y 接在該第—輸出接腳與該第二輸出接腳之間。該觸發電與 連接在該第一輸出接腳與第二輸出接腳之間，並與該MO; 電晶體開關之閘極連接’使得該第—及第二輸出接腳之間 產生一大於一觸發電壓準位之瞬間電壓時，該觸發電路即 驅使該MOS電晶體開關導通，使電流均句地流經該刪

電晶體開關之通道而達到靜電放電保護的效果。 【實施方式】 有關本發明之前述及其他技術内容、特點與功效，在 以下配合參考圖式之一較佳實施例的詳細說明中，將可清 楚的呈現。 參閱圖6所示，是本發明具有輸出極靜電放電保護機 制之升壓型電源管理晶片（以下簡稱電源管理晶片6)的一較 佳實施例之電路圖，電源管理晶片6設在一升壓裝置4中 8 1237893 ’其除了包括圖4所示之電源管理晶片5的既有電路外， 更包括一設在第一及第二輸出接腳51、52之間的觸發電路 5〇 ’當第一及第二輸出接腳5 1、52之間產生的一瞬間電壓（ 例如靜電放電）大於一高於工作電壓之觸發電壓準位時，觸 lx黾路5 0可觸發MOS電晶體開關41導通，使該瞬間電壓 產生的電流均勻地流經MOS電晶體開關41之通道，以達 到第一及弟二輸出接腳5 1、52連接的MOS電晶體開關41 不致受到瞬間高壓的傷害。 觸發電路50在本實施例中，包括一壓降產生電路％ 及一電阻57。壓降產生電路56設在第一輸出接腳51與 MOS電晶體開關41的閘極之間，用以在第一輸出接腳5 i 與MOS電晶體開關41的閘極之間產生一導通臨界電壓， 而觸發電壓準位至少需等於導通臨界電壓加上使該M〇S電 晶體開關41導通之閘極臨界電壓。且如圖7所示，壓降產 生電路56在本實施例中，可以由複數串聯之NM〇s電晶體 561組成，或者由圖8所示之複數串聯之pM〇s電晶體 組成，而導通臨界電壓即為使該等串接之M〇s電晶體561 或562導通之閘極臨界電壓。因此導通臨界電壓可藉由調 整MOS電晶體561或562的數目來進行設定，例如本實施 例之升壓裝置4的工作電壓Vout是在2〇伏特左右，則可將 導通臨界電壓設定在25伏特。如此，使正常工作時之工作 電壓低於觸發電壓準位，故正常卫作時，觸發電路％並不 會觸發電晶體開關41。 51、52之間發生靜電 藉此，當在第一及第二輸出接腳 1237893 放電而產生-大於觸發電塵準位的瞬間錢，例如27伏特 %在接點58處將產生2伏特的麼降，而將M〇s電晶體 開關41之間極導通（設間極導通電屡為ι伏们，使得靜電· 放電電流可經由MOS電晶體開關41均勻地流至第二輪Z 接腳52而達到靜電放電的效果。且由於则電晶體開關 4!的通道寬度通常做得很寬，、約，故其通道電阻 (圖未示）相對地小，約小於！歐姆，因此流經通道電阻的電 流在通道電阻上產生的壓降將不足以導通刪電晶體開關 41中寄生之雙載子接面電晶體(BJT)，且當M〇s電晶體開 關41由閘極導通時，具有溫度越高電流越分散的均勻 (uniform)特性’因此’電流可以較平均地分散到整個通道 上，使MOS電晶體開關41不致因電流集中在局部區域而 過熱燒燦。 因此，MOS電晶體開關41除了做為升壓裝置*的功率 開關之外，由於具有極寬的通道寬度，因此當第一及第二 輸出接腳51、52之間發生靜電放電(ESD)時，藉由觸發電 路50適時觸發M〇s電晶體開關41，可讓靜電放電之瞬間鲁 電壓產生的瞬間電流均勻地流過MOS電晶體開_ 41，而將. 靜電放電導除’讓升壓裝置4在不需外加靜電放電保護電 路的情況下，達到以自身電路(即M〇s電晶體開關4”保護 之效果。 再參見圖9所示，為了縮短M〇s電晶體開關41的反 應時間，更可在觸發電路50與M〇s電晶體開關Μ之間設 置一驅動NMOS電晶體59，其閘極與接點58連接，其汲 10 1237893 輪出接腳51連接，源極與M〇S電晶體開關4!之 體開關t/、以藉由導通NM〇S電晶體％去推動M〇S電晶 汗' 的方式，縮短MOS電晶體開關w的導通時間。 ^參見圖1G所示’為了讓刪電晶體開關Μ不致因 準二:輪出接腳51、52之間的電壓猶微低於觸發電壓 /關閉，並使靜電放電保護的期間得以延長，觸發電 “更I括由一 PM0S電晶體61、一 NMOS電晶體62 電阻63構成之磁滯控制電路。PM〇s電晶體61與壓降 產生電路56之該等M〇s電晶體（以nm〇s為例）中的一顆 M〇S電晶體並聯(本實施例是以與第一顆聰電晶體561 並聯為例），NMOS電晶體a的汲極與pM〇s電晶體〇的 閘極連接，其閘極肖M〇s電晶體開關41之問極連接，宜 源極與第二輸出接腳52連接。電阻63連接在第—輸出接 腳51與PM0S電晶體61的閘極之間。藉此，當第一與第 -輸出接腳51、52《間產生的瞬間電壓大於觸發電壓準位 寺M〇S電日日體62被導通，連帶使pM〇§電晶體61導 通，而將壓降產生電路56之则電晶體561短路，使得 第一與第二輸出接腳51、52之間產生之瞬間電壓必須低於 -較觸發電壓準位更低之第三電壓準位，例如23伏特時， 才月匕將MOS電晶體開關41關閉，藉此，延長Μ〇§電晶體 開關41的導通時間。 再參見圖11所示，觸發電路5〇中的壓降產生電路％ 亦可被一具有一較M〇s電晶體開關41之崩潰電壓低的 NMOS電晶體64取代，且觸發電壓準位至少等於NM〇s電 1237893 日日月“4的崩潰電壓加上M〇S電晶體開關4i的導 因此，當第一及第二輸出接腳51、52之間產 觸發電壓準位時，NM0S電晶體64即崩潰，以藉由電流流 經電阻57產生之壓降觸發_電晶體開關*i導通。 再參見圖12所示’觸發電路5〇亦可由一第一電容幻 、一第一 NMOS電晶體66和一控制開關7所組成，电第今一電 容65連接在第- NM〇s電晶體66的沒極與閘極之間，且 第- NMOS電晶體66的汲極與第一輪出接腳51連接，其 源極與MOS電晶體開關41的閘極連接，而控制開關7連 接在第- NMOS電晶體66的閘極和第二輸出接腳52之間 。且第一電容65之電容量較第一 NM〇s電晶體％和Μ〇§ 電晶體開關41的閘汲極間電容（圖未示）大报多。因此，在 正常工作狀態下，控制開關7短路，第一電容Μ會被充電 ，使第- NMOS電晶體66無法導通，但是#有靜電放電 (ESD)發生，控制開關7開路，使得第一與第二輸出接腳5 i 、52之間產生瞬間大電壓時，由於第一電容65之電壓狀態 在瞬間無法改變，使得第一 NMOS電晶體66之閘源極電壓

Vgs(圖未示）瞬間上升，而將第一 nm〇S電晶體66導通， 使觸發MOS電晶體開關41導通，而將靜電放電產生之瞬 間大電壓均勻地經由MOS電晶體開關41導除。 如圖13所示’該控制開關7包括一第二NMOS電晶體 71、一第三NMOS電晶體72及一電阻73。第二NMOS電 晶體71的閘極受一致能訊號控制，以隨電路啟閉而導通或 關閉’第三NMOS電晶體72之閘極與第二NMOS電晶體 12 1237893 :，之：Λ接」其沒極與第一 nmos電晶體66之閘極連 第-㈣弟二輪出接腳52連接，而電阻73是連接在 二：S電晶體72之問極與第二輸出接腳52之間。在 升反衣置4被啟動的愔 唾一 ^ ^ ^ 、、 月况下，第二NM〇§電晶體71會被致 月匕《万儿En導通，而在電 ,^ 玉阻73上產生一壓降，將第三 NMOS電晶體72導诵 使弟一 NM0S電晶體όό無法導通 而維持在關閉狀態，以防止第_Ν刪電晶體“發生在正 常工作電壓下導通之誤動作。 、此外’如圖13所示，控制開關7中更可設置一與電阻 並^之第一電谷（又稱去耦合（dec叩k)電容）％，其電容量 遠大於第三NMOS電晶體72的閘源極電容（圖未示），藉此 :可穩定第三NMOS電晶體72之問源極電壓（圖未示），曰使 第二NMOS電晶體72不致因第一與第二輸出接腳5ι、^ 之間電壓稍微波動而關閉。 惟以上所述者，僅為本發明之較佳實施例而已，當不 能以此限定本發明實施之範圍，即大凡依本發明申請專利 範圍及發明說明内容所作之簡單的等效變化與修飾，皆仍 屬本發明專利涵蓋之範圍内。 【圖式簡單說明】 部寄生的雙载子接 圖1是習知一種靜電放電保護電路圖 圖2是顯示圖1之靜電放電元件内 面電晶體導通時之電路圖； 之靜電放電元件内部再加上—串耳葬 圖3是顯示在圖 電阻14之電路圖。 13 1237893 圖4是習知一種升壓裝置之電路圖； 圖5顯示在圖4之升壓裝置的一電源管理晶片中另外 設置一靜電放電保護電路； 圖6疋本發明具有輸出極靜電放電保護機制之升壓型 電源管理晶片的一較佳實施例之電路圖； 圖7是本實施例之壓降產生電路的一種實施態樣； 圖8是本實施例之壓降產生電路的另一種實施態樣； 圖9顯示在本實施例之觸發電路中的壓降產生電路與 MOS電晶體開關之間更設置一驅動NM〇s電晶體； 圖10顯不本實施例之觸發電路更包括一磁滯控制電路 圖11顯示本實施例之壓降產生電路可以一較MOS電 晶體開關之崩潰電壓低的NMOS電晶體來取代； 圖12顯示本實施例之觸發電路亦可由一第一電容、一 第一 NMOS電晶體及一控制開關所組成；及 圖13顯示在圖12中之控制開關的詳細電路。 14 1237893 【主要元件符號說明】 4升壓裝置 7 控制開關 41 MOS電晶體開關 43電容 45控制電路 5 1第一輸出接腳 56壓降產生電路 58接點 65第一電容 71第二NMOS電晶體 74第二電容 6 升壓型電源管理晶片 42電感 44二極體 50觸發電路 52第二輸出接腳 57 、 63 、 73 電阻 61、562 PMOS 電晶體 66第一 NMOS電晶體 72第三NMOS電晶體 59、62、64、561 NMOS 電晶體 Vin輸入電壓 Vout輸出電壓 15

Claims (1)

1237893 十、申清專利範圍： 1 · 一種具有輸出極靜雷兩 片，包括·· 电保護機制之升壓型電源管理晶 —第一輸出接腳； 一第二輸出接腳； 一 電晶體開關， 二輸出接腳之間;及 在…輸出接腳與該第 之門電路，連接在該第一輸出接聊與第二輸出接腳 义间，並與該MOS雷晶鲈μ明七> 士 包日日肢開關之閘極連接，使一 及第二輸出接腳之間產生一大於 η ° 生大於一觸發電壓準位之瞬間電 料’該觸發電路即驅使該MOS電晶體開關導通，使電 流均勻地流經該MOS電晶體開關。 2·依申請專利範圍第！項所述之具有輸出極靜電放電保護 機制之：壓型電源管理晶片’其中該職電晶體開關係 一通道t度大於10000 # m之NMOS電晶體。 3.依申請專利範圍第2項所述之具有輸出極靜電放電保镬 機制之升壓型電源管理晶片，其中該觸發電路包括一壓 降產生電路及-電阻，該壓降產生電路連接在該第一輸 出接腳與該MOS電晶體開關的閘極之間，該電阻連接在 該MOS電晶體開關的閘極與該第二輸出接腳之間，且該 壓降產生電路係用以在該第一輸出接腳與該M〇s電晶體 開關的閘極之間產生一導通臨界電壓，且該觸發電壓準 位至少等於該導通臨界電壓加上使該M〇s電晶體開$導 通之閘極臨界電壓。 16 1237893 4·依申請專利範圍第3項所述之具有輸出極靜電放電保護 機制之升壓型電源管理晶片，其中該壓降產生電路包含 複數串接之MOS電晶體，且該導通臨界電壓係指該等串 接MOS電晶體導通之閘極臨界電壓。 、 .依申請專利範圍第4項所述之具有輸出極靜電放電保護 機制之升壓型電源管理晶片，其中該等MOS電晶體可以 是NMOS或PM〇s電晶體其中之一。 曰 ' 6. 依申請專利範圍帛4項所述之具有輸出極靜電放電保護 機制之升壓型電源官理晶片，其中該觸發電路更包括一 NMOS電晶體，其沒極與第一輸出接腳連接，其閘極與該 壓降產生電路和該電阻之連接點連接，其源極與咖電 晶體開關之閘極連接，使得該第-與第二輸出接腳之二 產生的瞬間電壓大於該觸發電壓準位時，肖NM0S電曰 體被導通，以藉由該_s電晶體觸發該m〇 曰曰 關，而降低则電晶體開關之反應時間。 日日肢開 7. :申請專利範圍…所述之具有輸出 機制之升㈣電源管理晶片，其中該觸發電路更包1 磁滯控制電路。 ，·依申請專利範圍第7項所述 八勇^出極靜電放雷你嗜 機制之升壓型電源管理a h ^保4 日日片其中該磁滯控制電路包括 - PMOS電晶體、—NM 玉路匕括 雷曰骑彻β两攸女 电日日體及一電阻，該PMOS 電曰曰體與该壓降產生電路之該等Μ 雷曰骋并胳斗 ' 電日日體令的一 MOS 冤日日體並聯，该NMOS雷晶俨沾、η』 λλθ日 罨日日體的汲極與該PMOS電晶靜 的閘極連接，其閘極與該M〇s 雕 a曰日肢開關之閘極連接， 17 1237893 /、原極舁孩第一輸出接腳連接，該電阻連接在該第一輸 出—接腳與_ PMQS電晶體之閑極之間，藉此，當第一鱼 :二輸出接腳之間產生的瞬間電壓大於該觸發電壓準位 =、，該NMOS電晶體被導通，並連帶使該ρΜ〇§電晶體 '而將4壓降產生電路之與該pM〇s電晶體並聯的 電晶體短路，使得第—與第二輸出接腳之間產生之 電壓低於一較該觸發電壓準位低之第三電壓準位時，才 能將該MOS電晶體開關關閉。 依申巧專利靶圍第3項所述之具有輸出極靜電放電保護 機制之升壓型電源管理晶片，其中該壓降產生電路係一 Ν_電晶體，其具有—較該M〇s電晶體開關低之崩潰 電壓’且該觸發電壓準位係該崩冑電壓加上該m〇s電晶 體開關導通之閘極臨界電壓。 曰 1 〇·依申4專利蛇圍帛3項所述之具有輸出極靜電放電保護 機制之升麗型電源管理晶片，其中該觸發電路包括一第二 電容、一第一 NMOS電晶體及一控制開關，該第一電容 連接在該第一輸出接腳與該第一 NMOS t晶體之閘Z 間’該第-NMOS電晶體之;及極與該第一輸出接腳連接 ，其源極與該MOS電晶體„之閘極連接，該控制開關 連接在該第- NMOS t晶體的閘極和該第二輸出接聊之 間，在正常工作情況下，該控制開關短路，使該第—電容 被充電，讓該第一 NMOS電晶體無法導通，而當發生$ 電放電時，第-及第二輸出接腳之間會產生一瞬間電塵， 且由於該第一電容狀態瞬間無法改變’因此該瞬間電^將 18 1237893 令該第一 NMOS電晶體導通，進而觸發該MOS電晶體開 關導通。 11. 依申請專利範圍第10項所述之具有輸出極靜電放電保護 機制之升壓型電源管理晶片，其中該控制開關包括一第二 NMOS電晶體、一第三NMOS電晶體及一電阻，該第二 NMOS電晶體之閘極受一致能訊號控制，以隨電路啟閉而 導通或關閉，該第三NMOS電晶體之閘極與第二NMOS 電晶體之源極連接，其汲極與該第一 NMOS電晶體之閘 極連接，其源極與該第二輸出接腳連接，該電阻連接在該 第三NMOS電晶體之閘極與第二輸出接腳之間，當該第 二NMOS電晶體被該致能訊號導通時，在該電阻上會產 生一壓降將第三NMOS電晶體導通，使第一 NMOS電晶 體維持在關閉狀態，以防止第一 NMOS電晶體在正常工 作狀態下不致因誤動作而導通。 12. 依申請專利範圍第11項所述之具有輸出極靜電放電保護 機制之升壓型電源管理晶片，其中該控制開關更包括一第 二電容，其與該電阻並聯，可防止第三NMOS電晶體在 正常工作狀態下不致因該第一與第二輸出接腳間之電壓波 動而關閉。 19