TWI236251B - A switching I/O node for connection in a multiprocessor computer system - Google Patents

A switching I/O node for connection in a multiprocessor computer system Download PDF

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TWI236251B TW091124166A TW91124166A TWI236251B TW I236251 B TWI236251 B TW I236251B TW 091124166 A TW091124166 A TW 091124166A TW 91124166 A TW91124166 A TW 91124166A TW I236251 B TWI236251 B TW I236251B
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Description

1236251 五、發明說明α) [發明所屬之技術領域] 本發明係關於多處理器電腦系統輸入輸出節點，尤係 關於交換輸入輸出節點。 [先前技術] 使用多個處理單元之電腦系統具有經濟上的性能調整 能力，該能力超越了現用之單一處理器基礎系統者。在多 處理環境内，對於使用單一之處理器並不集中所有的處 理，該等處理任務可劃分成由分離之處理器來處理之群 組。整個處理負擔因此分佈於幾個處理器之間，而此分佈 之任務可同時並行執行。操作系統軟體將程式碼之各不同 4 部分分成獨立之可執行序，而一般對各執行序指定優先等 級。 個人電腦（PC )和其他型式之電腦系統都已設計成共用 匯流排系統用於處理記憶體。一個或更多個處理器以及一 個或更多個輸入/輸出（I /0)裝置可經由共用匯流排耦接至 記憶體。輸入/輸出裝置經由輸入/輸出橋接器可搞接到共 用匯流排，該輸入/輸出橋接器處理共用匯流排和輸入/輸 出裝置之間的資訊轉換，雖然處理器一般直接耦接到共用 匯流排或經由劃分等級之快取記憶體耦接到共用匯流排。 以下配合著第1圖先前技藝之描述而說明一種典型的多處 φ 理器電腦系統。
茲參照第1圖，顯示多處理器電腦系統之一個實施例 的方塊圖。多處理器電腦系統包括處理器單元1 0 0 A至 1 0 0 B、經由系統匯流排1 0 5耦接到處理器單元1 0 0 A至1 0 0 B
92196.ptd 第 6 頁 1236251 --——-— 五、發明說明（2) 之系統控制器11 〇、和經由記憶 制器1 1 〇之系統記憶體i 2 〇。此外-》/;IL 1 1 2 5耦接到系統控 人/輸出匯流排135耗接到輸入’系統控制=0經由輸 :1圖之多處理器電腦系統有H⑽）U0。 有之處理單元100A至100B可以/用、^如對稱之形式，即所 (即，系統記憶體120)，並使用如用相同的記憶體空間 憶體空間。多處理器系統更可由同^位址寫映來存取記 100B均等的共用存取輸入/輸出斤有，，理單元100A至 式。 線為1 3 0而呈現對稱之形 一般而言，單一複製之作豐 使用者應用檔案可以於系統記憶體體和單1复製之各 元1〇(^至1〇(^可以由這些單_複= 内存〃取。各處理單 者應用樓案而執行。雖然處理核心敕體和使用 執行碼’但是應注意者於一指定的:/未^示）可以同時 至ioob其中之一假定為系統匯流排^的Λ4者理單元io〇a 在系統控制器110内之匯流排仲裁&二因此， 100A至100B之同時發生匯流排請求 k仏處理單元 的仲裁演算法而允許處理單元丨〇〇八至i 〇〇b ，根據預定 控者。已知有許多種不同之仲裁技術。 /、中一個為主 除了任何由於系統匯流排仲裁而呈現的限 述第1圖之電腦系、统中所使用的共用匯流 =^ 流排1〇5)可以忍受譬如限制頻寬的缺點。當額)=統匯 附加到共用匯流排·，多個附加物會表現 2 = 於在匯流排上驅動訊號之裝置，而此多個附加點
92196.ptd 第7頁 1236251 五、發明說明（3) 於高頻之相當複雜的傳輸線模式。因此，也許會降低操作 頻率。 欲克服共用匯流排之一些缺點，一些電腦系統於裝置 和節點之間可以使用封包式通訊。於如此系統中，可藉由 交換封包資訊而使各節點之間可以彼此通訊。一般而言， ’’節點’f為一個裝置，基於互連線而能夠參與資訊交易 (transaction，下文中簡稱’’交易π )。舉例而言，互連線 可以是封包式的，而節點可以組構用來接收和發送封包。 一般而言，π封包π為二個節點之間之通訊，此二個節點 為：發送封包之起始或’’來源’’節點，和接收封包之目的地 4 或π目標”節點。當封包到達目標節點時，目標節點接收由 封包傳送來的資訊，並在内部處理此資訊。位於來源和目 標節點之間之通訊路徑上的節點，可以將封包從來源節點 轉送或傳送至目標節點。 茲參照第2圖，顯示具有交換至單一上游封包匯流排 鏈路之多個下游封包匯流排鏈路之多處理器電腦系統。多 處理器電腦系統2 0 0包括處理器2 0 1 Α和由系統匯流排2 0 2連 接之處理器2 0 1 B。處理器2 0 1 B由封包匯流排鏈路2 0 5連接 至輸入/輸出節點交換器2 1 0。輸入/輸出節點交換器2 1 0進 一步經由第二封包匯流排鏈路2 1 5連接至輸入/輸出節點 船 2 2 0。再者，輸入/輸出節點交換器2 1 0經由封包匯流排鏈 路2 2 5連接至額外的輸入/輸出節點2 3 0。 應注意者處理器2 0 1 A和處理器2 0 1 B可與第1圖之處理 器1 0 1 A和1 0 1 B有實質相同的操作方法。然而，於第2圖中
92196.ptd 第8頁 1236251 五、發明說明（4) 之輸入/輸出連接方式不同。輸入/輸出節點交換器2 1 0可 提供用來直接從處理器2 0 1 A或2 0 1 B通訊至輸入/輸出節點 2 2 0或2 3 0其中之一之交換機構。於此種系統型式中，處理 器2 0 1 B包含主橋接器（圖中未顯示）可方便與輸入/輸出節 點2 2 0或2 3 0之通訊。此外，處理器2 0 1 A可經由處理器2 0 1 B 而與輸入/輸出節點2 2 0或2 3 0通訊。以此方式連接之系 統，由於於第2圖中使用了封包匯流排，雖然其仍有缺 點，但是較第1圖所示之多處理系統提供了較佳之多處理 解決方式。舉例而言，交易發出於或目標至處理器2 0 1 A也 許先要通過處理器2 0 1 B，如此則可能招受耗費等待時間之 4 代價。 [發明内容] 本發明揭示了於多處理器電腦系統中用於連接線之交 換輸入/輸出（I / 0 )節點之各不同實施例。於一個實施例 中，用於多處理器電腦系統之輸入/輸出節點交換器包括 施行於積體電路晶片上之橋接單元。該橋接單元可耦接以 從譬如PC I匯流排之周邊匯流排接收複數個周邊交易，並 可組構以傳送對應於複數個周邊交易之複數個上游封包交 易。該輸入/輸出節點交換器亦包括施行於積體電路晶片 之封包匯流排交換器單元，該封包匯流排交換器單元可耦 . 接以接收於内部點對點封包匯流排鏈路之複數個上游封包 交易，並可組構以判定各複數個上游封包交易的目的地。 封包匯流排交換器單元可進一步組構以路由傳輸複數個上 游封包交易中選擇之其中一個至耦接於第一點至點封包匯
92196.ptd 第9頁 1236251 五、發明說明（5) 流排鏈路之第一處理器介面， 游封包交易之目的地，而路由 交易至耦接於第二點至點封包 面。 於一個特定之實施方式中 進一步包括施行於積體電路罗 曰曰 收發器早元。該第一收發器單 封包交易之選擇之其中數個， 易於第一點至點封包匯流排鏈 搞接以接收複數個上游封包交 並發送該選擇之另外數個封包 排鏈路上。各點至點封包匯流 HyperTranspor t 流排鏈路 於一個特定之實施方式中 以組構成使用可程式檢查表來 之目的地。 於另一個特定之實施方式 可以組構成使用對應於上游裝 數’來判定各複數個上游封^ 譬如為搞接至第一和第二外部 又於另一個特定之實施方 元可以組構成解碼關聯於各複 於更進一步特定之實施方式中 以組構成依於位址而阻撞複數 並回應於判定之各複數個上 傳輸其他的複數個上游封包 匯流排鏈路之第二處理器介 ，輸入/輸出節點交換器更 片之苐一收發器單元和第二 元可耗接以接收複數個上游 並發送該選擇之數個封包交 路上。該第二收發器單元可 易之選擇之另外其中數個， 交易於第二點至點封包匯流 排鏈路可以是 〇 ’封包匯流排交換器單元可 判定各複數個上游封包交易 中’封包匯流排交換器單元 置之有效之緩衝器空間計 父易之目的地，該上游裝置 封包匯流排鏈路之處理器。 式中，封包匯流排交換器單 數個上游封包交易之位址。 封包匯流排交換器單元可 個上游封包交易之額外的其
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第10頁 1236251 五、發明說明（6) 中一個交易。 [實施方式] *雖然本發明可容易作各種之修韩和替代形式，然已用 蒼考圖式舉例說明之方式而詳細說明了本發明之特定實施 例。然而，應暸解到此處特定實施例之說明並不欲作為限 制本發明為所揭示之特定形式，反之，本發明將涵蓋所有 圍内所界定之本發明樣和範圍内
多處ϊ ί ί =，顯示具有多個上游封包匯流排鏈路之 分=透過一 =^於之方塊圖。多處理器電腦系統3 0 0包括 ；ί ί //, S ^ 315Λ,〇 315ΒΙ, 接到枸入/輸出即點交換器裝置31〇之處 處理器301 A至30 11}經由各自相 口口 301 A至301卜 3 0 5D而耦接在一起 ^ 匕匯流排鏈路3 0 5 A至 周邊匯流排340和輸輸出節點交換器310顯示連接至 器裝置m經由路3/5。輪人/輸出節點交換 至輸人/輪出節===包/屮流排鍵路325進—步轉接 入/輸*封包匯流排鏈輸/輸* βρ點32_接至另-個輸 路330可連接至另_ 3 3 0亥，入/輸出封包匯流排鏈
注意的是考；t到於 别入/輸出節點（圖中未顯示）。值β 統3 0 0中所示V件不其：實施例中可包括_ 實施例中，其他數目W組構。舉例而言’考慮到於其他、 包匯流排鏈路（圖中夫站處理器可透過額外的輸入/輸出封 3 1 0。此外，於λ 颂不）連接到輸入/輸出節％六 、 輪入/輸出鏈路345可連接到如多處換器 理态電腦
92196.ptd 第11頁 1236251 五 發明說明（7) 系統3 0 0之—些或不同網路内之裝置。
、 於所不實施例中’相干封包匯流排3 0 5之各鏈路實施 $各組之單向線路（例如，線路3 0 5 B用來發送封包從處理 态3 0 1 A至處理器3 〇丨B，而線路3 〇 5 [用來發送封包從處理器 301B至處理器3〇lc)。其他各組之線路和3〇5D用來發 达封包於其他處理器之間，如第3圖中所示。相干封包介 面^3 0 ^對於處理節點（”相干鏈路，，）之間的通訊可操作於快 取圮fe體相干方式。再者，輪入/輸出封包匯流排3丨5可操 =於非相干方式用於輸入/輪出節點之間通訊和輸入/輸出 ，點契言如處理器3 〇丨A (”非相干鏈路”）之處理器之間之通 Λ。非相干鏈路亦可施行作為各組之單向線路（例如，線 路315Α用來發送封包從處理器3〇u至輸入/輸出節點交換 3=而線路315Β用來發送封包從處理器3〇ΐβ至輸入/輸出 即點父換器3 1 〇 )。經由相干鏈路之二個或多個節點之互連 線可稱之為”相干結構”。相似地，經由非相干鏈路之二個 ，多個節點之互連線可稱之為”非相干結構”。值得注意的 疋，從一個處理器傳送至另一個處理器之封包可通過一個 或多個媒介節點。舉例而言，由處理器3〇1Α傳送至處理器 3 0 1 C之封包可通過處理器3 〇丨Β或處理器3 〇丨D其中一個如 第3圖中所示。可以使用任何適當之路由演算。如由圍繞 處理姦3 0 1 C至3 0 1 D之虛線所表示，多處理器電腦系统3 〇 〇 之其他實施例可包括較第3圖中所示者更多或較少之處理 於所示實施例中，各處理器301級3〇1D為譬如Athl〇n
92196.ptd 第12頁 1236251 五、發明說明（8) τ概處理器之x86處理器架構處理器之例子。然而考慮到可 以使用其他適當之處理器。此外，輸入/輸出封包匯流排 鏈路3 1 5 A至3 1 5 B和3 2 5為高速點至點封包介面之範例鏈 路，並可與Hype r Tran sport術相容。再者，輸入/輸出 鏈路345為譬如乙太網或Inf ini band τ缝接線之範例連接 線。舉例而言，周邊匯流排3 4 0為譬如周邊組件互連 (Peripheral Component Interconnect, PCI)匯流排，或 延長周邊組件互連（PCI-X)匯流排之任何適當的周邊匯流 排。
於譬如多處理器電腦系統3 0 0之多處理器電腦系統 中’單一複製之作業系統軟體和單一複製之各使用者應用 稽案可以儲存在系統記憶體内（圖中未顯示）。各處理器 3〇 1 A至3 0 1 D可以由這些單一複製之作業系統和使用者應用 槽案而執行，並可同時執行程式碼。 橋接 流排 處理 輸入 而作 來源 目的 上游 在處
於所示實施例中，處理器3 〇 1 A至3 0 1 B可以各包括主 器（圖中未顯示），分別包含連接至輸入/輸出封包匯 ，路3 0 5 A和3 0 5 B之介面。雖然考慮到於其他實施例， 器30 1C和30 1 D亦可以包括主橋接器，並連接至額外# /輸出封包匯流排鏈路。將於下配合第4和第5圖所示 更詳細之說明，輸入/輸出節點交換器310可以從下ϊ 1收多個封包交易，並路由傳輸這些交易至多個上》 4#譬如處理^器3〇1八至3〇1B。如此處所使用的術語 著筝考父易流向譬如處理器3 〇丨A之處理器，或 时内之主；U接态之方向。術語，，下游”意謂著參考？
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第13頁 1236251 五、發明說明（9) 易流向離開處理器，或在處理器内之主橋接器之方向。 一般而言，封包為二個節點之間的通訊（發送封包之 起始節點和接收封包之目的地節點）。該起始節點和目的 地節點可以與交易之來源和目標節點不同，該封包為交易 之一部分，或其中一節點可以是來源節點或目標節點其中 之一。控制封包為關於此交易之封胞載送控制資訊。某些 控制封包指定隨後之資料封包。資料封包載送對應於交易 和對應於特定控制封包之資料。於一個實施例中，控制封 包可以包括指令封包、資訊封包和回應封包。值得注意的 是於其他的實施例考慮到包括其他型式之封包。 4 舉例而言，輸入/輸出節點交換器3 1 0可從譬如周邊匯 流排3 4 0、網路鏈路3 4 5和輸入/輸出封胞匯流排3 2 5之多個 下游來源接收上游封包交易。封包交易各可以一般包括在 其内具有編碼位址之頭部。輸入/輸出節點交換器3 1 0可解 碼封包交易的各目的地位址，並依於解碼的位址路由傳輸 這些交易。輸入/輸出節點交換器3 1 0亦可接收從處理器 3 0 1 A至3 0 1 D發源出之下游封包交易。輸入/輸出節點交換 器3 1 0可再解碼各封包交易的目的地位址，並由此路由發 送封包交易。 茲參照第4圖，顯示輸入/輸出節點交換器之一個實施❶ 例的方塊圖。輸入/輸出節點交換器4 0 0包括一對分別耦接 到輸入/輸出封胞匯流排鏈路上之上游收發器4 1 0和4 2 0。 舉例而言，輸入/輸出封胞匯流排鏈路4 0 1和4 0 2可以耦接 至譬如第1圖之處理器3 0 1 A至3 0 1 B之上游裝置。第4圖之收
92196.ptd 第14頁 1236251 五、發明說明（10) 發為4 1 0和4 2 0亦分別經由内部封胞匯流排鏈路4 3 5耦接至 封胞匯流排交換器4 3 0。介面匯流排4 4 0經由内部封胞匯流 拆鏈路44 5耦接至下游收發器480。收發器48 0耦接至輸入/ 輪出封胞匯流排鏈路4 8 5，該輸入/輸出封胞匯流排鏈路 48 5可以連接至另一個輸入/輸出節點或其他的裝置（圖中 未顯示）°介面匯流排4 4 0亦耦接至輸入/輸出介面4 7 0，和 輕接至周邊介面4 5 0和4 6 0。周邊介面4 5 0和4 6 0分別耦接至 周邊匯流排4 5 5和4 6 5。輸入/輸出介面4 7 0耦接至輸入/輸 出鏈路4 7 5。值得注意的是雖然本實施例說明為連接至二 個輸入/輸出封胞匯流排鏈路之二個上游收發器，但是考 4 慮到其他貫施例中可以包含其他適當數目之耦接到其他適 當數目之上游輸入/輸出封胞匯流棑鏈路之上游收發器。 應注意者輸入/輸出介面4 7 0可以是積體輸入/輸出控 制器，並且亦可包括施行特殊輸入/輸出裝置之電路，舉 例而言，譬如是Gigabit Ethernet τ輕制器或infinibandTM 埠控制态。於此專貫施例中，輸入/輸出鏈路4 7 $可以是一 種譬如乙太網或Inf ini band 接之連接範例。周邊匯流 排4 5 5和4 6 5為任何適當周邊匯流排，舉例而言，譬如周邊 組件互連（P C I )匯流排，或延長周邊組件互連（p c丨—χ )匯流 排之任何適當的周邊匯流排。 4 收發器4 1 0和4 2 0可組構成分別在輪入/輸出封胞匯流 排鏈路4 0 1和4 0 2上接收下游封包交易和發送上游封包交 易。收發器4 1 0和4 2 0可包括接收和發送緩衝器電路（圖中 未顯示）用來儲存處理中之封包交易。收發器4 1 〇和4 2 0亦
92196.ptd 第15頁 1236251 五、發明說明（11) 可包括輸入/輸出驅動哭 入 輸出封胞匯流排鏈路m〇;中未顯示）用來依於輸 “ a > &和而發送封包交易。 封〇父換益單元430可組構成依於内部封胞匯流排鏈 路435而接收上游封包交易，解碼各交易之位址，並判定 如果有的話則那一個上游路徑路由傳輸各交易。將於下作 更詳細說明之，若指定之交易包含不相關於封包匯流排交 換器4 3 0之其中一個上游内部封包匯流排鏈路之位址，則 封包交易可下游發送回。或可取而代之，封包交易可上游 ^送而無關於是否位址係對應於任何之封包匯流排交換器 4 3 0的上游内部封包匯流排鏈路。 矛4二面问匯:入排項作*内部封胞匯流排鏈路435 和445、周邊介面450和460、和輸入/輸 内部封包匯流排架構和電路㈤巾未顯 =匯流排440可包括用於内部封胞匯流排 =出介面470、周邊介面45〇和46〇、 排鏈路445之介面埠（圖中未顯干欠人門口丨封肥u 請求具有匹配特定之遽波器;= 濾波器。目此，介面匯流排44 0可組構成提^包父易的入位址 面、輸入/輸出介面和内部封包匯n # ’、 周邊；| 1旛古接與办丨A > 扣人了匕匯舰排鍵路44 5之間的同等 Λ務支扠。舉例而吕，扎向周邊介面46 六 周邊介面450上游發送至介面匯流排44〇。 由連接到介面匯流排440之各介面埠解 广 、° 僅匹配周邊介面460之位址漁，皮哭，# ^。經解碼之位址 所請求使用。 t並因此由周邊介面460
92196.ptd 第16頁 1236251 五、發明說明（12) 由指定介面上游發送之封包交易可不匹配介面埠中之 任何位址濾波器。於此情況中，封包匯流排交換器4 3 0可 引發未經請求之封包交易下游回送到交易之來源者。此 外，錯誤訊息可伴隨著交易指示該交易包含未存在之位 址。 於一個替代實施例中，用於内部封包匯流排鏈路4 3 5 之介面埠可不具有位址濾波器。於此種情況，封包匯流排 交換器4 3 0可經由上游封包匯流排鏈路4 1 5和4 2 5之其中一 個而上游發送所有的未經請求的封包交易。 封包匯流排交換器4 3 0可判定那一個上游封包匯流排 鏈路發送特定之交易。判定可依於幾個因素。於一個例子 中，若上游交易係反應於先前的從譬如第1圖之處理器 3 0 1 A至3 0 1 D來之下游請求，則該反應可具有對應於請求之 處理器之位址。封包匯流排交換器4 3 0可路由傳輸上游交 易至正確之處理器。 於另一個範例中，上游交易係來自譬如PC I -X裝置之 主輸入/輸出，該PC I -X裝置施行記憶體讀取，封包匯流排 交換器4 3 0可決定那一個處理器執行路由傳輸請求到何 處。因此，封包匯流排交換器4 3 0可包括可程式之儲存電 路（圖中未顯示），該可程式之儲存電路可儲存檢查表或儲 存可辨識那一個處理器將操作特定型式之交易之相似的資 料結構。於此情況，操作系統可判定此種表之内容，並且 使得一個或多個處理器執行指令來程式製作封包匯流排交 換器4 3 0。因此，當由封包匯流排交換器4 3 0接收主輸入/
92196.ptd 第17頁 1236251 五、發明說明（13) " '〜---- 丨，出父：日夺’邊表可由封包匯流排交換器4 3 〇使用以判定 j封包交易將由那個處理器路由傳輸。 士於檢查表中之資訊變得錯誤或非為現在所使用之情 ΐ，乍！系統，上游封包交易可送至錯誤之處理器。 I:正Γίί!輸封包交易最終仍可到達其欲到達之目的 :、'、* :、、父易可首先經由另一個處理器路由傳輸， 因此可能會發生延遲。欲妨止推 I接收之處理器可錯；^進二不ί確之路由傳輸， 檢查表需要更.h::孝“二：，可通知作業系統 |劃而排程檢查表更；;m依'k其自己的優先權規 的仏或t/封包匯流排交換器430可組構來決定各處理哭 輸出負載’並路由傳輸交易至判定有最小輪入。;輸 定之ί ί ί ΐ :。封包匯流排交換器430可藉由檢核在特 I存命=之橋接益或其他的接收邏輯之接收緩衝器内儲 I包匯流排交換器43 0可路由傳輸封包交且 ^ ^封 收緩衝器空間的處理器。 又易至具有最有效接 丨济排Ϊ ^匯流排交換器43 0亦可組構以接收由内部封包匯 I^排鏈路415和425接收交易。此外，封包匯流=2 301具有處理中之交易，該交易等待下游處 广換:、 内部封包匯，排鏈路介面，該封包匯流排i = 叮吏用-個或多個警如循環趨近之共用仲裁技術，例;:：
92196.ptd 第18頁 1236251 五、發明說明（14) 易之間的仲裁。 兹爹照第5圖’顯示輸入/輸出節點交換器之一個替代 實施例之方塊圖。輪入/輸出節點交換器5 〇 〇包括一對分別 耦接到封包匯流排鏈路5 〇丨和5 〇 2之輸入/輸出上游收發器 5 1 0和5 2 0。舉例而吕’輸入/輸封包匯流排鏈路$ 〇 1和5 〇 2 可耦接到譬如第1圖之處理器3 〇丨人至3 〇丨B之上游裝置。第5 圖之收發Is 5 1 0和5 2 0分別經由内部封包匯流排鏈路5丨5和 5 2 5耦接至封包匯流排交換器5 3 〇。封包匯流排交換器5 3 〇 由内部封包匯流排鏈路5 3 5耦接至介面匯流排54〇。封包匯 流排交換器5 3 0亦經由内部封包匯流排鏈路5 4 5耦接至下游 收發器5 8 0。收發器5 8 0耦接到輸入/輸出封包匯流排鏈路 5 8 5 ’該匯流排鏈路5 8 5可連接到另外一個輸入/輸出節點 或其他的1置（圖中未顯示）。介面匯流排5 4 〇耗接到輸入/ 輸出介面570，和耦接到周邊介面55 0和56〇。周邊介面55〇 和5 6 0分別耦接到周邊匯流排5 5 5和5 6 5。輸入/輸出介面 5 7 0耦接到輸入/輸出鏈路5 7 5。值得注意的是雖然本實施 例描述二個連接到二個輸入/輸出封包匯流排鏈路之I = 收發姦’但疋考夏到其他的實施例中可以包括其他適當數 目之麵接到其他適當數目的上游輸入/輸出封包匯流排鍵 路之上游收發器。 收發器5 1 0和5 2 0包括相似於第4圖中所示實施例之特 徵，並實質上以相同的方法操作。因此，對於收發器5 i 〇 和5 2 0之操作描述，參照上述收發器4 1 〇和4 2 0結合第4圖之 描述。 °
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!236251 i '發明說明（15) 積 值得注意的是輸入/輸出介面5 7 Ο，舉例而言，可以是 之“輪入/輸出控制器，並可包括施行特定輸入/輸出裝置
峰電路，言如疋Gigabit Ethernet7控制器或InfinibandTM 乙控制器。於此實施例中，輸入/輸出鏈路5 7 5可以是譬如 ^網或111“1^1^11(1%接之範例連接。周邊匯流排5^和 j非為任何適^周邊匯流排，譬如周邊組件互連（PC I)匯流 二或延長周邊組件互連（pcl-X)匯流排之任何適當的周 咬進流排之例子。 構Α ί包交換器單元530可依於内部封包匯流排鏈路5 3 5組 何〜f收^游封包交易，解碼各交易之位址，並如果有任 下固的話，則判定那個上游路徑將路由傳輪各交易。如 流棑之，若指定之交易包含不相關於封包匯 ±止， b d 0其中一個上游内部封包匯流排鏈路之位 ’則封包交易可上游傳送。 和5心、面周S邊;排包括須與各内部封包匯流排鏈路535 内邱a & 面5 5 5和5 6 5以及輸入/輸出介面5 7 0互接夕 流排鏈路5 35、^ 1面埠（圖中未顯示）用於内部封包匯 各介面埠可包括 輪出介面570和周邊介面55〇和560。 匹配特定渡波波器，該位址滤波器能夠要求具有 間同等的訊務支^兴各周邊介面和輸入/輸出介面570之 交易藉由周邊介“而·" ’針對周邊/面5 6 0之封包 上為傳輸至介面匯流排5 4 0。可斧由
92196.ptd 第20頁 1236251 五 、發明說明（16) ~ ~ 連接至介面匯流排540之各介面淳解碼封包交易頭部。解 碼之位址匹配周邊介面5 6 0之位址濾波器，並因此由周邊 介面560所請求。然％，如下將進—步說明之，標的於輸 入/輸出節點或經由内部封包匯流排鏈路54 5 8 0之其他裝置之封包交易可首先予上游路由傳輸。 由指定之介面上游發送之封包交易可不匹配在介面琿 中之任何之位址濾波器。於如此产、、w + 〇牡；丨由琿 所有之未經要求之上游封包交 八 彳 而毛运 出節點之封包交易或經由内部：，標的於輸入/輸 收發器5 8 0之其他裝置之封包交可、,机非鏈路545連接到 器5 3 0路由傳輸到關聯於第3圖 百w藉由匯流排交換 個之主橋接器。主橋接器可= _至3〇1B其中-之封包匯流排交換器5 3 0，此卢封^ ?六X送封包回到第5圖 入/輸出節點或連接到收發器&〇之WVw路由傳輸到輸 於-個替代實施例中，當未經要求^交 位址為相關於輸入/輸出節點或經由 又易之目的地 5 4 5連接到收發器5 8 0之其他梦 | σ子匕匯流排鏈路 5 3 0可認知未經要求封包交易 、#包匯流排交換器 巧之目的地位址。ra ，π、社 一步建構封包匯流排交換器以 α此了進 封包匯流排交換器530可判那一袖式之同等支援。 鏈路以如第4圖之封包匯流排= 上」轉封包匯流排 送特定之交易。因此對於第‘ $ =:穴貝相同的方法發 其餘操作說明，可參照第4圖：流排交換器530之 封匕〔/;IL排父換器4 3 0之說
92196.ptd 第21頁 1236251 五、發明說明（17) 明。 一旦完全瞭解上述揭示之說明後，對於此技藝方面之 一般技術人員而言將瞭解本發明可作許多的變更和修飾。 下附之申請專利範圍將解釋為包含所有的此等變更和修 飾0
92196.ptd 第22頁 1236251 圖式簡單說明 [圖式簡單說明] 第1圖為使用共用匯流排之多處理器電腦系統之一個 實施例之方塊圖。 第2圖為具有交換至單一上游封包匯流排鏈路之多個 下游封包匯流排鏈路之多處理器電腦系統的一個實施例之 方塊圖。 第3圖為具有多個上游封包匯流排鏈路之多處理器電 腦系 統 之- -個實 施 例的 方塊 圖。 第 4圖 為輸入/輸出 節點 交換器之 _ 一 個 實 施 例 的 方 圖。 第 5圖 為輸入/輸出 節點 交換器之 另 一 個 實 施 例 的 圖。 10 0A至 100B 處 理 器單 元 105 系 統 匯 流 排 110 系 統 控制 器 120 系 統 記 憶 體 125 記 憶 體匯 流排 130 入 /輸it 丨集線器（hub) 135 Ψηί 入 /輸i !匯流排 200 電 腦 系統 20 1 A至 201B 處 理 器 202 系 統 匯 流 排 205 215 ^ 225 封 包 匯 流 排 鏈 路 210 入 /輸i 丨節點交換器 220 230 入 /輸it !節點 300 多 處 理器 電腦 系統 Φ
92196.ptd 第23頁 1236251 圖式簡單說明 3 0 1 A至3 0 1 D 處理器 3 0 5、3 0 5 A至3 0 5 D相干封包匯流排鏈路（線路） (相干封包介面）（輸入/輸出封包匯流排鏈路） 310 輸入/輸出節點交換器（裝置） 3 1 5 A至3 1 5 B輸入/輸出封包匯流排（線路） (輸入/輸出封包匯流排鏈路） 3 2 0 輸入/輸出節點 3 2 5、3 3 0 輸入/輸出封包匯流排（鏈路） 340 周邊匯流排 345 輸入/輸出鏈路（網路鏈路） 4 0 0 輸入/輸出節點交換器 4 0 1至4 0 2、4 8 5輸入/輸出封胞匯流排鏈路 4 1 0、4 2 0、4 8 0 收發器 4 1 5、4 2 5、4 3 5、4 4 5内部封包匯流排鏈路 43 0 封胞匯流排交換器（封包交換器單元） 44 0 介面匯流排 450、460 周邊介面 4 5 5、4 6 5 周邊匯流排 4 7 0 輸入/輸出介面 4 7 5 輸入/輸出鏈路 5 0 0 輸入/輸出節點交換器 5 01" 5 0 2 輸入/輸出封包匯流排鏈路 5 1 0、5 2 0 收發器 515、5 2 5 匯流排鏈路
92196.ptd 第24頁 1236251 Φ 圖式簡單說明 530 封包匯流排交換器 5 3 5〜 545 匯流排鏈路 540 介面匯流排 5 5 0 > 560 周邊介面 5 5 5 ^ 565 周邊匯流排 570 輸入/輸出介面 575 輸入/輸出鏈路 580 收發器 585 匯流排鏈路
92196.ptd 第25頁

Claims (1)

1236251 ^-、、申請專利範圍 • 種用於多處理電腦条把土 輪入/輪出節ϋ糸統之輸入 铷出即點乂換器包括· 橋接單元，該橋接單元·祐〜 該積體電路曰κ說技仃 交县，#日日片耦接而從周邊匯 ，並可組構以傳送 數個上游封包交易；對應於该 一封包匯流排交換器單元，兮 =施行於該積體電路晶片上，： 上=於内部點對點封包匯流排鏈 並可組構以判定各該複數 其中該封包匯流排交換器單 由傳輸該複數個上游封包交易中 接於第一點至點封包匯流排鏈路 並回應於判定之各該複數個上游 地’而路由傳輸其他的該複數個 於第二點至點封包匯流排鏈路之 如申請專利範圍第1項之輸入/輸 步包括第一收發器單元，該第一 收該複數個上游封包交易之選擇 該複數個上游封包交易之該選擇 於該第一點至點封包匯流排鏈路 3.如申請專利範圍第2項之輪入/輸 步包括第二收發器單元，該第二 /輸出節點交換器，該 於積體電路晶片上， 流排接收複數個周邊 複數個周邊交易之複 封包匯流排交換器單 積體電路晶片耗接以 路之複數個上游封包 個上游封包交易的目 元可進一步組 選擇之其中一 2. 之第一 封包交 上游封 第二處 出節點 收發器 之其中 之其中 上。 出節點 收發器 處理器 易之該 包交易 理器介 交換器 單元耦 數個， 數個封 構以路 個至耗 介面， 目的 至耦接 面 進 接以接 並發送 包交易 交換器，進一 早元麵接以接
92196.ptd 第26頁 1236251 六、申請專利範圍 收該複數個上游封包交易之該另外幾個，並發送該複 數個上游封包交易之該另外幾個封包交易於該第二點 至點封包匯流排鏈路上。 4. 如申請專利範圍第3項之輸入/輸出節點交換器，其中 該封包匯流排交換器單元進一步組構以解碼關聯於各 該複數個上游封包交易之位址。 5. 如申請專利範圍第4項之輸入/輸出節點交換器，其中 該封包匯流排交換器單元進一步組構依於該位址而阻 擋該複數個上游封包交易之額外的其中數個交易。 6. 如申請專利範圍第5項之輸入/輸出節點交換器，進一 步包括第三收發器單元，該第三收發器單元依於該位 址耦接以接收該複數個封包交易之該額外的幾個，並 發送該等封包交易於第三點至點封包匯流排鏈路至另 一個節點。 7. 如申請專利範圍第6項之輸入/輸出節點交換器，其中 該第三收發器單元進一步組構以接收第二複數個上游 封包交易於該第三點至點封包匯流排鏈路，並發送該 第二複數個上游封包交易至該封包匯流排交換器。 8. 如申請專利範圍第7項之輸入/輸出節點交換器，其中 該封包匯流排交換器單元進一步組構以解碼關聯於各 該第二複數個上游封包交易之位址，並依於關聯於各 該第二複數個上游封包交易，路由傳輸選擇之其中數 個該第二複數個上游封包交易至耦接至該第一點至點 封包匯流排鏈路之該第一處理器介面，並路由傳輸其
92196.ptd 第27頁 1236251 六、申請專利範圍 他的該複數個上游封包交易至耦接至該第二點至點封 包匯流排鏈路之該第二處理器介面。 9.如申請專利範圍第3項之輸入/輸出節點交換器，其中 該封包匯流排交換器單元進一步組構以接收由該第一 處理器介面發送之第一複數個下游封包交易，和由該 第二處理器介面發送之第二複數個下游封包交易。 1 〇 .如申請專利範圍第9項之輸入/輸出節點交換器，其中 該封包匯流排交換器單元進一步組構以作該第一複數 個下游封包交易和該第二複數個下游封包交易之間的 仲裁。 1 1.如申請專利範圍第1 0項之輸入/輸出節點交換器，其中 該封包匯流排交換器單元進一步組構以路由傳輸該第 一複數個下游封包交易和該第二複數個下游封包交易 至該第一内部點至點封包匯流排鏈路。 1 2 .如申請專利範圍第1 1項之輸入/輸出節點交換器，其中 該橋接器單元進一步組構以解碼各該第一和該第二複 數個下游封包交易之位址，並依於該位址，起始對應 於選擇之其中數個該第一和該第二複數個下游封包交 易之匯流排循環。 1 3.如申請專利範圍第1項之輸入/輸出節點交換器，其中 該封包匯流排交換器單元進一步組構以使用可程式檢 查表來判定各複數個上游封包交易之該目的地。 1 4.如申請專利範圍第3項之輸入/輸出節點交換器，其中 該封包匯流排交換器單元進一步組構以使用對應於耦
92196.ptd 第28頁 1236251 六、申請專利範圍 接至該第一和該第二外部封包匯流排鏈路之上游裝置 之有效的緩衝器空間計數，來判定各該複數個上游封 包交易之該目的地。 1 5.如申請專利範圍第3項之輸入/輸出節點交換器，其中 該第一、該第二和該第三點至點封包匯流排鏈路為 HyperTransportτ鰱路，各包括第一組之單向導線和 第二組之單向導線，各導線組構以傳輸封包，該等封 包包括控制封包和資料封包，其中該控制封包包括指 令封包、資訊封包和回應封包，以及其中該控制封包 和貢料封包共用相同的導線。 1 6. —種多處理器電腦系統，包括·· 第一處理器和第二處理器，各組構以執行程式化 之指令； 輸入/輸出節點交換器，施行於積體電路晶片上， 該積體電路晶片由第一點至點封包匯流排鏈路耦接至 該第一處理器，和由第二點至點封包匯流排鏈路耦接 至該第二處理器，其中該輸入/輸出節點交換器包括： 橋接器單元/耦接以接收由周邊匯流排來之複數 個周邊交易，並組構以發送對應於該複數個周邊交易 之複數個上游封包交易； 封包匯流排交換器單元，耦接以接收於内部點至 點封包匯流排鏈路之該複數個上游封包交易，並組構 以判定各該複數個上游封包交易之目的地； 其中該封包匯流排交換器單元進一步組構以反應
92196.ptd 第29頁 1236251 數個上 至點封 封包交 請專利 交換器 元耦接 個，並 個封包 請專利 交換器 元耦接 並發送 於該第 請專利 換器單 包交易 複數 包匯 游封 包匯 易至 範圍 進一 以接 發送 交易 範圍 交易之目的 路由傳送選 第一處理器 路由傳送其 器。 腦系統，其 收發器單元 上游封包交 游封包父易 至點封包匯 腦系統，其 收發器單元 上游封包交 包交易之該 流排鏈路上 腦系統，其 解碼關聯於 六、申請專利範圍 於判定各該 ^^點至點封 該複 二點 上游 1 7 ·如申 節點 器單 中數 中數 1 8 ·如申 節點 器單 個， 交易 1 9 ·如申 排交 游封 個上游封包 流排鏈路而 包乂易至該 流排鏈路而 該第二處理 第1 6項之電 步包括第— 收該複數個 該複數個上 於該第一點 第1 6項之電 進一步包括第二 以接收該複數個 該複數個上游封 二點至點封包匯 範圍第1 6項之電 元進一步配置以 之位址。 地，經由該第 擇之其中數個 ，並經由該第 他的該複數個 中該輪入/輸ϋ 5亥第一收發 易之選擇之其 之該選擇之其 流排鏈路上。 中該輪入/輪d 成弟二收發 易之該另外幾 另外幾個封包 〇 中該封包匯流 各該複數個上 20·如申請專利範圍第1 9項之電腦系統，其中該封包 排交換器單元進一步組構以依於該位址而阻擋該複= 個上游封包交易之額外的其中數個交易。 21·如申請專利範圍第2〇項之電腦系統，其中該輸入/ 節點交換器進一步包括第三收發器單元，該第三收^ 杰、單元依於該位址耦接以接收該複數個封包交易之兮
92196.ptd 第30頁 1236251 六、申請專利範圍 額外的幾個，並發送該等封包交易於第三點至點封包 匯流排鏈路至另一個節點。 2 2 .如申請專利範圍第2 1項之電腦系統，其中該第三收發 器單元進一步組構以接收第二複數個上游封包交易於 該第三點至點封包匯流排鏈路，並發送該第二複數個 上游封包交易至該封包匯流排交換器。 2 3 .如申請專利範圍第2 2項之電腦系統，其中該封包匯流 排交換器單元進一步組構以解碼關聯於各該第二複數 個上游封包交易之位址，並依於關聯於各該第二複數 個上游封包交易，路由傳輸選擇之其中數個該第二複 ψ 數個上游封包交易至耦接至該第一點至點封包匯流排 鏈路之該第一處理器介面，並路由傳輸其他的該複數 個上游封包交易至耦接至該第二點至點封包匯流排鏈 路之該第二處理器介面。 2 4 .如申請專利範圍第1 8項之電腦系統，其中該封包匯流 排交換器單元進一步組構以接收由該第一處理器發送 之第一複數個下游封包交易，和由該第二處理器發送 之第二複數個下游封包交易。 2 5 .如申請專利範圍第2 4項之電腦系統，其中該封包匯流 排交換器單元進一步組構以作該第一複數個下游封包 ❶ 交易和該第二複數個下游封包交易之間之仲裁。 2 6 .如申請專利範圍第2 5項之電腦系統，其中該封包匯流 排交換器單元進一步組構以路由傳送該第一複數個下 游封包交易和該第二複數個下游封包交易至該第一内
92196.ptd 第31頁 1236251 六、申請專利範圍 部點至點封包匯流排鏈路。 2 7.如申請專利範圍第2 6項之電腦系統，其中該橋接器單 元進一步組構以解碼各該第一和該第二複數個下游封 包交易之位址，並依於該位址，起始對應於選擇之其 中數個該第一和該第二複數個下游封包交易之匯流排 循環。 2 8 .如申請專利範圍第1 6項之電腦系統，其中該封包匯流 排交換器單元進一步組構以使用可程式檢查表來判定 各複數個上游封包交易之該目的地。 2 9 .如申請專利範圍第1 6項之電腦系統，其中該封包匯流 4 排交換器單元進一步組構以使用對應於各該第一處理 器和該第二處理器之有效緩衝器空間計數，來判定各 該複數個上游封包交易之該目的地。 3 0 .如申請專利範圍第1 6項之電腦系統，其中該封包匯流 排交換器單元進一步組構以路由傳輸各該複數個上游 封包父易至具有較局有效緩衝器空間計數之指定的處 理器。 3 1.如申請專利範圍第2 1項之電腦系統，其中該第一、該 第二和該第三點至點封包匯流排鏈路為 Hy per Tran sport 路，各包括第一組之單向導線和 ❸ 第二組之單向導線，各導線組構以傳輸封包，該等封 包包括控制封包和資料封包，其中該控制封包包括指 令封包、資訊封包和回應封包，以及其中該控制封包 和貧料封包共用相同的導線。
92196.ptd 第32頁
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7640843B2 (en) 2003-01-24 2010-01-05 Kraft Foods R & D, Inc. Cartridge and method for the preparation of beverages
CN1332334C (zh) * 2004-01-17 2007-08-15 中国科学院计算技术研究所 一种多处理机通信装置及其通信方法
US20050262391A1 (en) * 2004-05-10 2005-11-24 Prashant Sethi I/O configuration messaging within a link-based computing system
US20050286526A1 (en) * 2004-06-25 2005-12-29 Sood Sanjeev H Optimized algorithm for stream re-assembly
US7461173B2 (en) * 2004-06-30 2008-12-02 Intel Corporation Distributing timers across processors
US20060004933A1 (en) * 2004-06-30 2006-01-05 Sujoy Sen Network interface controller signaling of connection event
US20060031474A1 (en) * 2004-07-19 2006-02-09 Linden Cornett Maintaining reachability measures
US7907298B2 (en) * 2004-10-15 2011-03-15 Fujifilm Dimatix, Inc. Data pump for printing
JP4711709B2 (ja) * 2005-03-18 2011-06-29 富士通株式会社 パーティション割り振り方法及びコンピュータシステム
CN100447714C (zh) * 2005-11-04 2008-12-31 英业达股份有限公司 多任务式计算机周边装置联机切换接口
US7370135B2 (en) 2005-11-21 2008-05-06 Intel Corporation Band configuration agent for link based computing system
CN100454277C (zh) * 2006-01-27 2009-01-21 威盛电子股份有限公司 支持快速外围互连装置的计算机系统及相关方法
US7647476B2 (en) * 2006-03-14 2010-01-12 Intel Corporation Common analog interface for multiple processor cores
WO2008018485A1 (fr) 2006-08-09 2008-02-14 Nec Corporation Commutateur pour une interconnexion, et système
US7797475B2 (en) * 2007-01-26 2010-09-14 International Business Machines Corporation Flexibly configurable multi central processing unit (CPU) supported hypertransport switching
US7853638B2 (en) * 2007-01-26 2010-12-14 International Business Machines Corporation Structure for a flexibly configurable multi central processing unit (CPU) supported hypertransport switching
US7930459B2 (en) * 2007-09-28 2011-04-19 Intel Corporation Coherent input output device
US9442540B2 (en) * 2009-08-28 2016-09-13 Advanced Green Computing Machines-Ip, Limited High density multi node computer with integrated shared resources
JP5482263B2 (ja) * 2010-02-08 2014-05-07 日本電気株式会社 エンドポイント共有システムおよびデータ転送方法
US9176913B2 (en) 2011-09-07 2015-11-03 Apple Inc. Coherence switch for I/O traffic
US10102170B2 (en) * 2012-05-18 2018-10-16 Dell Products, Lp System and method for providing input/output functionality by an I/O complex switch
CN104268107B (zh) * 2014-09-05 2017-04-05 中国运载火箭技术研究院 一种箭载计算机处理器与外总线接口余度管理分离的系统
US10387346B2 (en) 2016-05-06 2019-08-20 Quanta Computer Inc. Dynamic PCIE switch reconfiguration mechanism

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5533198A (en) 1992-11-30 1996-07-02 Cray Research, Inc. Direction order priority routing of packets between nodes in a networked system
JP3501305B2 (ja) 1993-08-04 2004-03-02 サン・マイクロシステムズ・インコーポレイテッド 相互接続制御装置及び方法
AUPM699394A0 (en) 1994-07-25 1994-08-18 Curtin University Of Technology Link level controlled access to available asynchronous network service
US6175888B1 (en) 1996-04-10 2001-01-16 International Business Machines Corporation Dual host bridge with peer to peer support
US5991824A (en) * 1997-02-06 1999-11-23 Silicon Graphics, Inc. Method and system for simultaneous high bandwidth input output
US6085276A (en) 1997-10-24 2000-07-04 Compaq Computers Corporation Multi-processor computer system having a data switch with simultaneous insertion buffers for eliminating arbitration interdependencies
US6424658B1 (en) * 1999-01-29 2002-07-23 Neomagic Corp. Store-and-forward network switch using an embedded DRAM
JP2001014269A (ja) * 1999-06-29 2001-01-19 Toshiba Corp コンピュータシステム
WO2001018654A1 (en) 1999-09-08 2001-03-15 Mellanox Technologies Ltd. Synchronization of interrupts with data packets
US6668299B1 (en) 1999-09-08 2003-12-23 Mellanox Technologies Ltd. Software interface between a parallel bus and a packet network
US6604161B1 (en) * 1999-09-29 2003-08-05 Silicon Graphics, Inc. Translation of PCI level interrupts into packet based messages for edge event drive microprocessors
JP2001325207A (ja) * 2000-05-17 2001-11-22 Hitachi Ltd キャッシュ内蔵型スイッチおよび計算機システムおよびキャッシュ内蔵型スイッチのスイッチ制御方法

Also Published As

Publication number Publication date
KR20050027083A (ko) 2005-03-17
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WO2003048951A1 (en) 2003-06-12

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