TWI235919B - Data-transmission control method - Google Patents

Description

1235919 五、發明說明（1) 發明領域 本案係為一種資料傳輸 裝置、一轉接裝置與一受控 發明背景 請參見第一圖，其係一 連接示意圖，與中央處理單 與週邊元件連接介面插槽12 (momery )以及繪圖加速埠以 簡稱AGP)插槽14達成連接， 連接介面插槽1 2間之匯流排 流排1 2 1 ( P C I b u s )，至於 插槽1 4間之匯流排則被稱為 bus) 〇 而為使插置於繪圖加速 片組1 1間能進行資料之快速 141 (AGP bus)之資料傳輸 面匯流排161 (PCI bus )之 但是對於應用在伺服器或是 言，因為其使用環境中並不 與顯示，因此繪圖加速埠插 能充分發揮其快速傳輸資料 控制方法，尤指應用於一主控 裝置間之資料傳輸控制方法。 習知電腦主機板上部份元件之 元1 0相連接之晶片組1J ，其亦 (p c I S 1 01 )、記憶體 1 3 ccelerated Graphics Port 5

而連接於晶片組1 1與週邊元件 係被稱為週邊元件連接介面匯 連接於晶片組1 1與繪圖加速埠 繪圖加速埠匯流排141 (AGP 埠插槽1 4上之影像顯示卡與晶 傳輸’因此繪圖加速埠匯流排 速率通常皆比週邊元件連接介 >料傳輸速率至少大上一倍。 工*業電腦等架構中之主機板而 需要進行快速之影像資料運算 槽1 4通常皆被閒置不用，但為 之功能，吾人便發展出如第二 1235919 五、發明說明（2) ~~ 圖所示之架構，其中繪圖加速埠匯流排（AGp bus )係改 透過一轉接擴充晶片（例如現存之VPX chip ) 1 5之轉換而 延伸出複數個額外之週邊元件連接介面插槽16 (pci slot)，進而提供更多週邊裝置插置其上。 而由圖中可清楚看出，插置於週邊元件連接介面插槽 16上之主控（master)裝置17係透過週邊元件連接介面匯 流排1 6 1、轉接擴充晶片1 5以及繪圖加速谭匯流排丨4 i來由 晶片組1 1處讀取資料。而從轉接擴充晶片i 5發出一資料讀 取請求（request)至晶片組11 ，晶片組η再因應該資'料讀 取請求而至中央處理單元1 〇中之快取記憶體或是動態存取 記憶體1 3中尋找該筆資料並加以讀取，到轉接擴充晶片J 5 收到該筆資料以使週邊元件連接介面匯流排丨6 1進入完成 準備狀態，其係需要一段時間方能達成，而此段時間之最 大值係定義為一潛伏時間（latenCy peri〇(J)，為能充分運 用此一潛伏時間，習用手段便於轉接擴充晶片1 5中設置一 資料緩衝器1 5 1 ，用以儲存轉接擴充晶片丨5於此段時間中 所預先抓取（fetch)之資料，以下試舉一例進行說明。 假設潛伏時間（1 a t e n c y p e r i 〇 d )為1 6個時脈週期 (clock)，每一^資料讀取請求（request)所預先抓取 (fetch)之資料單位長度為8個4字元組（Quadruple Word， 簡稱QW )，而由資料緩衝器1 5 1中將資料取出送至週邊元件 連接介面匯流排1 6 1上之速率為每時脈週期中1個4字元組 (lQW/cl〇ck)，而為能維持連續傳送之高效率，習用手段 係將資料緩衝器1 5 1之尺寸定為資料緩衝器丨5 i之資料取出

第7頁 1235919 五、發明說明（3) 速率（data pop rate)乘上潛伏時間（iatenCy peri〇(j)， 而以本例來說，習用手段中該資料緩衝器丨5 1之尺寸便設 為16個4字元組（QW)。請參見第三圖，其係上述習用手段 中’插置於週邊元件連接介面插槽16上之主控（master) 裝置1 7與轉接擴充晶片1 5中部份信號之波形時序圖，其中 由主控裝置1 7向週邊元件連接介面匯流排丨6 1所發出之 FRAME與IRDY信號由高準位轉為低準位時，其係表示主控 (master)裝置啟始一讀取動作（rea(j transaction)並完 成接收之準備，隨後轉接擴充晶片1 5分別向週邊元件連接 介面匯流排1 6 1發出一元件選擇信號（D E v s E L )，以及向繪 圖加速埠匯流排1 4 1連續發出之兩個資料讀取請求（見 P M A D S #號中之第一個高準位波形），進而透過繪圖加速埠 匯肌排1 4 1來由晶片組1 1預先抓取（f e七c h ) 1 6個4字元組 (Q W )置入資料緩衝器1 5 1中，而在經過該潛伏時間（本例為 1 6個時脈週期）後，轉接擴充晶片丨5之資料緩衝器丨5 1在收 到1 6個4字元組（見ρ μ R D Y信號中之第一個高準位波形）時便 向週邊元j牛連接介面匯流排161發出一完成準備狀態信號 (見T R D Y信號由高準位轉為低準位），並開始以每時脈週期 中1個j字元組（1QW/ci〇ck)之傳輸速率，由資料緩衝器151 中將貧料取出，並由週邊元件連接介面匯流排丨6 1送至主 控裝置1 7上。而轉接擴充晶片1 5於此刻後便每隔8個時脈 週期來向繪圖加速埠匯流排1 4 1發出之一個資料讀取請求 (見 M A D S信號中之第二、三、四、五個高準位波形），進 而每次透過繪圖加速埠匯流排1 4 1來由晶片組1 1預先抓取

第8頁 1235919 五、發明說明（4) (fetch) 8個4字元組（QW)置入資料緩衝器151中，進而能維 持轉接擴充晶片1 5透過週邊元件連接介面匯流排1 6 1 ，連 續將資料傳送給主控裝置1 7之高效率。 但在未來之技術發展中，資料取出速率（data pop rate)之值將不可避免地大幅增加，於是内建於轉接擴充 晶片1 5中資料緩衝器1 5 1之尺寸將隨之增加，如此將使得 製作成本亦跟著水漲船高，而如何能在較小之資料緩衝器 尺寸之狀況下，維持相同之資料傳輸效率，係為發展本案 之主要目的。 述概 明 發 有匯 裝具一 控中第 主置一 一裝以 於接置 用轉裝 應該接 ，中轉 法其該 方，與 制間置 控置裝 輸裝控 傳控主 料受該 資一外 種與另 一置， 為裝器 係接衝 案轉緩 本一料 、 資 置一 流受 匯至 二求 第請 一取 以讀 則料 置資 裝一 接出 轉發 該置 與裝 置接 裝轉 控從 受， 該外 ，另 接， 連接 行連 進行 排進 流排 完 因 入 置 進 裝 排間接 流時轉 匯伏該 一潛： 第一驟 使為步 以義列 料定下 資係含 筆值包 該大法 到最方 收之該 置間， 裝時d) 接需10 轉所CU 到態P ，狀cy 置備en 裝準at 控成;1 始讀 開料 而資 作二 動第 取一 讀與 一求 之請 始取 啟讀 所料 排資 流一 匯第 1 一 第出 該發 對排 置流 裝匯 控二 主第 該該 應向 求而 請間 取時 讀伏 料潛 資該 二於 第小 該係 與隔 求間 請間 取時 讀該 料， 資隔 一間 第間 該時 中一 其有 ’具 求係 請間 取之

第9頁 1235919 五、發明說明（5) 大於零；以及該受控裝置係因應該第一資料讀取請求而於 該潛伏時間内，透過該第二匯流排將第一筆資料完全存入 該資料緩衝器内，該資料緩衝器並於該潛伏時間後以其資 料取出速率而將資料由該第一匯流排送入該主控裝置，俾 使該資料緩衝器之容量可小於該資料緩衝器之資料取出速 率乘上該潛伏時間。 根據上述構想，資料傳輸控制方法中該受控裝置係為 一晶片組。

根據上述構想，資料傳輸控制方法中該第二匯流排之 傳輸速率係大於該第一匯流排。 根據上述構想，資料傳輸控制方法中該第一匯流排係 為一週邊元件連接介面匯流排，而該第二匯流排則為一繪 圖加速埠匯流排。 根據上述構想，資料傳輸控制方法中該轉接裝置係為 一轉接擴充晶片，連接於該週邊元件連接介面匯流排與該 繪圖加速埠匯流排之間。 根據上述構想，資料傳輸控制方法中當該受控裝置透 過該第二匯流排欲將資料置入該資料緩衝器，而該資料緩 衝器已充滿資料時，該第二匯流排係豎起一緩衝器充滿旗 標。

簡單圖式說明 本案得藉由下列圖式及詳細說明，俾得一更深入之了

第10頁 1235919 五、發明說明（6) 解： 第一圖：其係一習知電腦主機板上部份元件之連接示意 圖。 第二圖：其係習知將繪圖加速埠匯流排係改透過一轉接擴 充晶片之轉換而延伸出額外之週邊元件連接介面插槽之電 腦主機板上部份元件之連接示意圖。 第三圖：其係上述習用手段中，插置於週邊元件連接介面 插槽上之主控裝置與轉接擴充晶片中部份信號之波形時序 圖。

第四圖，其係本案實例中，插置於週邊元件連接介面插槽 上之主控裝置與轉接擴充晶片中部份信號之波形時序圖。 本案圖式中所包含之各元件列示如下： 中央處理單元1 0 晶片組1 1 週邊元件連接介面插槽1 2 記憶體1 3 週邊元件連接介面匯流排1 2 1 繪圖加速埠插槽1 4 繪圖加速埠匯流排1 4 1 轉接擴充晶片1 5 週邊元件連接介面匯流排1 6 1 週邊元件連接介面插槽1 6 主控裝置1 7

較佳實施例說明 為能有效縮減習用手段中過大之資料緩衝器1 5 1之尺

第11頁 1235919 五、發明說明（7) 寸，吾人係發展出一可應用於如第二圖所示硬體環境之資 料傳輸控制方法，其主要步驟如下列所述： 轉接擴充晶片15因應a亥主控裳置17對週邊元件連接介 面匯流排161所啟始之一讀取動作（read transaction)而 開始向該繪圖加速埠匯流排1 4 1發出複數個資料讀取請 求，而該等相鄰資料讀取請求之間係具有一時間間隔，且 該時間間隔係小於該潛伏時間而大於零；該晶片組1 1係因 應該等資料讀取請求中而分別於該相對應之潛伏時間内， 透過該繪圖加速埠匯流排1 4 1依序將相對應之資料完全存 入該資料緩衝器1 5 1内，該資料緩衝器1 5 1隨後以其資料取 出速率而將資料由該週邊元件連接介面匯流排1 6 1送入該 主控裝置1 7中，如此一來，該資料緩衝器1 6 1之容量便可 設為小於該資料緩衝器1 6 1之資料取出速率乘上一潛伏時 間，但需大於等於該資料讀取請求所預先抓取（f e t c h )資 料單位長度資料，以下試舉一例進行詳細說明。 假設潛伏時間（1 a t e n c y p e r i 〇 d )為1 6個時脈週期 (clock) ’每一個資料讀取請求（reqUest)所預先抓取 (fetch)之資料單位長度為8個4字元組（Quadrupie Word， 簡稱QW)，而由資料緩衝器151中將資料取出送至週邊元件 連接介面匯流排1 6 1上之速率為每時脈週期中1個4字元組 (lQW/c lock)。本例之資料緩衝器151尺寸係以8個4字元組 (Q W)進行說明，請參見第四圖，其係本案方法中插置於週 邊元件連接介面插槽16上之主控（master)裝置17與轉接 擴充晶片1 5中部份信號之波形時序圖，其中由主控裝置1 7

第12頁 Ϊ235919 五、發明說明（8) =，，7L件連接介面匯流排161所發出之FRAME與丨⑽丫信號 =位轉為低準位時，其係表示主控（master)裝置啟 動作（read transaction)並完成接收之準備，隨 ^ ^接擴充晶片1 5分別向週邊元件連接介面匯流排丨6 i發 出—7C件選擇信號（DEVSEL)，以及向繪圖加速埠匯流排 41f为別發出之兩個資料讀取請求（見PMADS信號中之第一 =f位波形與第二個高準位波形），而該等相鄰資料讀 叫’之間所具有之時間間隔小於該潛伏時間（丨a t e n c y Ρ e r 1 〇 d )(本例為8個時脈週期）。如此一來，第一資料讀 求便透過繪圖加速埠匯流排141來由晶片組n預先抓、 c h ) 8個4字元組（Q w )以置入資料緩衝器i 5 1中，而在 1過該潛伏時間（本例為丨6個時脈週期）後，轉接擴充晶片 之，料緩，器151在開始收到8個4字元組（見PMRDY信號 之第一個局準位波形）時便向週邊元件連接介面匯流排 l^i發出了完成準備狀態信號（見TRDY信號由高準位轉為低 準位）’並開始以每時脈週期個4字元組之 傳輸速率，由資料緩衝器丨5 1中將資料取出，並由週邊元 =連，介面匯流排1 6 i送至主控裝置丨7上。至於第二資料 f取，求亦透過繪圖加速埠匯流排丨4 1 ，以落後第一資料 項取請求達8個時脈週期之時間點來從晶片組丨丨預先抓取 (f etch)8個4字元組（qw)置入資料緩衝器151中，而在該轉 接擴充晶片1 5之資料緩衝器丨5 1開始收到此次之8個4字元 組（見PMRDY信號中之第二個高準位波形）時，基本上該資 料緩衝器1 5 1中原有之第一筆資料早已開始以每時脈週期

第13頁 1235919 五、發明說明（9) 中1個4字元組（lQW/clock)之傳輸速率被取出，因此該資 料缓衝器1 5 1已經具有部份甚至全部空間來接收第二資料 讀取請求所預先抓取之第二筆資料。但為確保萬無一失， 當晶片組1 1透過該繪圖加速埠匯流排1 4 1欲將資料置入該 資料緩衝器1 5 1 ，而該資料缓衝器1 5 1尚充滿資料時，該繪 圖加速埠匯流排1 4 1係豎起一緩衝器充滿旗標（r e a d b u f f r f u 1 1 )。至於後續之動作則與習用手段並無不同，故不再 予以贅述。 但由上述方法可知，本案確實可縮減資料緩衝器之容 量（本例可縮小為一半），並在較小之資料緩衝器尺寸之 狀況下，仍可維持相同之資料傳輸效率，因此有效達成發 展本案之主要目的。至於縮小之幅度端視所選用之時間間 隔而定，而此時間間隔則與潛伏時間（丨a t e n c y p e r i 〇 d )、 每一個資料讀取請求（r e q u e s t)所預先抓取（f e t c h )之資料 單位長度以及資料緩衝器之資料取出速率皆有相關，但其 變化為熟習此技藝之人士可推知之範圍，故在此不予贅 述。故本案發明得由熟習此技藝之人士任施匠思而為諸般 修飾，然皆不脫如附申請專利範圍所欲保護者。

1235919 圖式簡單說明 第一圖：其係一習知電腦主機板上部份元件之連接示意 圖。 第二圖：其係習知將繪圖加速埠匯流排係改透過一轉接擴 充晶片之轉換而延伸出額外之週邊元件連接介面插槽之電 腦主機板上部份元件之連接示意圖。 第三圖：其係上述習用手段中，插置於週邊元件連接介面 插槽上之主控裝置與轉接擴充晶片中部份信號之波形時序 圖。

第四圖，其係本案實例中，插置於週邊元件連接介面插槽 上之主控裝置與轉接擴充晶片中部份信號之波形時序圖。

第15頁

Claims (1)

1235919 六、申請專利範圍 申請專利範圍 1 . 一種資料傳輸控制方法，應用於一主控裝置、一轉接裝 置與一受控裝置間，其中該轉接裝置中具有一資料緩衝

器，另外該主控裝置與該轉接裝置以一第一匯流排進行連 接，該受控裝置與該轉接裝置則以一第二匯流排進行連 接，另外，從轉接裝置發出一資料讀取請求至受控裝置， 到轉接裝置收到該筆資料以使第一匯流排進入完成準備狀 態所需時間之最大值係定義為一潛伏時間（1 a t e n c y ρ e r i ο d )，該方法包含下列步驟： 該轉接裝置因應該主控裝置對該第一匯流排所啟始之 一讀取動作而開始向該第二匯流排發出一第一資料讀取請 求與一第二資料讀取請求，其中該第一資料讀取請求與該 第二資料讀取請求之間係具有一時間間隔，該時間間隔係 小於該潛伏時間而大於零；以及

該受控裝置係因應該第一資料讀取請求而於該潛伏時 間内，透過該第二匯流排將第一筆資料完全存入該資料緩 衝器内，該資料緩衝器並於該潛伏時間後以其資料取出速 率而將資料由該第一匯流排送入該主控裝置，俾使該資料 緩衝器之容量可小於該資料緩衝器之資料取出速率乘上該 潛伏時間。 2 .如申請專利範圍第1項所述之資料傳輸控制方法，其中 該受控裝置係為一晶片組。

第16頁 1235919 六、申請專利範圍 3 .如申請專利範圍第1項所述之資料傳輸控制方法，其中 該第二匯流排之傳輸速率係大於該第一匯流排。 4.如申請專利範圍第3項所述之資料傳輸控制方法，其中 該第一匯流排係為一週邊元件連接介面匯流排，而該第二 匯流排則為一繪圖加速埠匯流排。 5 .如申請專利範圍第4項所述之資料傳輸控制方法，其中 該轉接裝置係為一轉接擴充晶片，連接於該週邊元件連接 介面匯流排與該繪圖加速埠匯流排之間。

6 .如申請專利範圍第1項所述之資料傳輸控制方法，其中 當該受控裝置透過該第二匯流排欲將資料置入該資料緩衝 器，而該資料緩衝器已充滿資料時，該第二匯流排係豎起 一緩衝器充滿旗標。

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