TW595100B - Low power dynamic logic gate with full voltage swing operation - Google Patents

Description

玖、發明說明： 【發明所屬之技術領域】 本發明滿電壓擺動式運作之低功率動力邏輯閘裝置及方法 主要係有關於降低功率邏輯以及較特殊地係有關於具有滿 電壓輸出擺動式運作且以循環能量操作之降低功率邏輯。 【先前技術】 本申請案係併予參考有關於2001年9月27曰在美國提出之案 號09/967，1 89名為「諧振邏輯以及低功率數位積體電路之執 行」專利申請案，以，於2000年7月n曰在美國提出之案號 09/614，494名為「諧振邏輯以及低功率數位積體電路之執 行」專利申請案。 一先前技術，即諧振邏輯二，發表一以循環能量操作之邏輯 系統。被發表於其中之邏輯包含數個邏輯閘，各具有如第 1圖所不之一放電路徑10以及一預充電路徑12。放電路徑 10以及預充電路徑12係被並聯於一時鐘線14與一輸出節 點16之間’具有負載電容，Cl18。放電路徑1〇主要係執 行一邏輯函數之邏輯電路級，諸如一反向器閘，反及閘， 如第2A圖所示，或反或閘（未被標示），或者係一較複雜邏 輯函數之部分。-傳導路徑係依據—或多個輸人至邏輯電 路級之狀態，於一估算週期或相位期間被形成於輸出節點 與時鐘線之間。因& ’該放電路#1()係有條件地呈傳 性。 預充電路徑12’亦被連接於輸出節點16與時鐘線14之間， 於預充電相位或週期期間無條件地形成一傳導路徑。於本 595100 相位期間，該齡φ 之電屡位準有f t 16係被充電至—與甴時鐘線所達到 輯高。 ，、，、；預充電相位期間之邏 預充電路徑ία 2於估异相位期間不是呈 1(>於預充電相位期e g¥性且放電路徑 期間輸出節點16被^ ^ Μ ’於預充電相位 '即』16被充電之後的操作 上之電荷，邏輯函溆伤# # # + , 恂出即點16 係這樣以致邏射θ1被估算。如果輸入 ^讀邏㈣路心呈傳導性，則輸㈣點 路級係呈輸入係這樣以致邏輯電 、J ά出卽點1 ό係被放電至接 14之低電位。 电主得近時鐘信號 在先前技術中，預充電路徑12係被作為一 第2Β圖所示。然而此二極體的執行產生一問：末執仃，如 節點16被預充電之電壓實質上無法等於時鐘信號14為二出 =項/St出節點16之電壓輸出並且影響接收邏： 私路、、及之小於滿擺動輸出的電路。如果電路 士 被刼作’-影響係降低驅動至其後的邏輯輸入：：： 電路之最大時鐘率。 此降低 要達到實質上等於 其中邏輯電路級係 因此，邏輯電路級之輸出的電壓位準需 時鐘線上所含的時鐘信號之電壓位準， 被連接至時鐘線上。 【發明内容】 本發明係著重在前述之需求 例，本發明包含一放電路徑、 電路徑、以及 控 595100

電路。放電路徑係被連接於時鐘線與輸出節點之間，並且 包含一或多個電晶體被配置以於一估算相位期間估算至少 一輸入的一邏輯函數。預充電路徑係被連接於時鐘線與輸 出節點之間，並包含一 PMOS電晶體具有閘極及通道於此 電晶體的源極與沒極區域之間，汲極係被連接至輸出節點 以及源極係被連接至時鐘線。控制電路具有一輸出被連接 至預充電路徑電晶體之閘極並且被配置以維持於預充電路 徑電晶體上的源極對㈣之電M，以致在不考慮輸入與輪 出節點的狀態下，預、充電電晶體之通道仍於一預充電相位 期間提供一傳導路徑%於時鐘線之間。 本發明之時鐘線係被連接至時鐘電路’於時鐘線上，經 放電路徑自輸出節點處獲得能量並且經由充電路徑提 獲得之能量的一部份還給輸出節點。 依據本發明之-具體實施例的方法所包含步驟為於時鐘1 號之第-電壓期間’藉由提供第一電壓給pM〇s電晶體 «像預充電路徑失能以及時鐘信號之第二電壓期間藉:

提供第二電壓給PMQS電晶體之源極並且提供具有大^ ^鐘、=第-電壓的—NM〇s電晶體定限電壓至低於日 二P:弟：？壓的一 PM〇S電晶體定限電壓之範圍的電^ 、口 〇S電晶體之閘極使預充電路徑致能。 “ 圍優Γ輸出節點之電壓範圍大約相等於時鐘· & / /、大約係由零伏特至正供應電壓之範圍。 另 優點係輸出節It At梦| |、，

邏輯輸入。 ^ -既定之時鐘循環率驅動較J 再一優點係邏輯電路能夠以較高時鐘循環率操作。 另-優點係較低功率操作藉由移除一於輸出節點與於交換 期間消耗功率之時鐘線之間的直接路徑而達到。 =-優點係低功率操作被達到，因為被使用以預充電輸出 節點並且操作放電路徑之能量的一部份隸時鐘電路送回 至輸出節點。 【實施方式】 第3圖係本發明之放電路徑1〇、預充電路徑3〇以及控制 電路32的方塊圖。专發明之預充電路徑3〇係被連接於輸 出節點16與時鐘線14之間並且經由路徑y3被連接至控制 電路32。控制電路32係被配置於預充電期間實質上降低 預充電路徑30端的電愿降落。 第4A圖係本發明之控制電路32的一具體實施例以及第4B 圖係本發明之預充電路徑30的一具體實施例。前預充電路 徑之二極體被一電晶體40取代，其通道係被連接於輸出節 點16與時鐘線14之間。該預充電電晶體40之該閘極節點 y3係被連接至提供適當源極對閘極電壓之控制電路32節 點而不考慮是否輸出節點16係被充電至一邏輯高或一邏 輯低而導通該電晶體4〇。電容cb係一於yl與y3節點之 間的内在電容。 第5圖係一依據本發明之一具體實施例的反向器閘。電晶 體46提供放電路徑並且執行一反向器邏輯函數。電晶體 46具有其通道被連接於輸出節點16與時鐘線14之間。電 晶體46之閘極係被連接至一輸入48，其中操作電晶體46 595100 以產生輸入48之一反向形式於輸出節點16處。電晶體耗 之基體係被連接至電路中最低的電壓，即Vss。控制電路 32包含電晶體42，即一 NMOS電晶體，以及電晶體料， 即一 PMOS電晶體，分別被連接於二極體結構中。電晶體 42與電晶體44之通道分別被連接於電晶體4〇之閘極與輸 出節點16之間以及兩電晶體42、44之源極均連接至輸： 節點16CNMOS電晶體42之基體係被連接至Vss以及pM〇s 電晶體之基體係被連接至Vdd。電晶體4〇，即預充電 電晶體，其具有被連接於時鐘線14與輸出節點16之間的 通道，電晶體40之i極係被連接至時鐘線14以及電晶體 4〇之汲極係被連接至輸出節點16。電晶體4〇之基體係被 連接至Vdd。 時鐘線丨4包含一具有第一電壓與第二電壓之時鐘信號。如 果時鐘信號係一數位信號，則第一電壓係一邏輯高以及第 電壓係邏輯低。於一預充電相位期間，當時鐘信號係 處於一邏輯尚，輸出節點丨6係透過電晶體4〇被預充電， 其之通道係藉由電晶體44或電晶體42呈傳導性。於一估 算相位期間，當時鐘信號係處於一邏輯低，則電晶體4〇呈 非傳=性以及電晶體46係依輸入48是高或低而有條件地 呈傳導性。如果輸入48係高，則電晶體牝係呈傳導性， 由此使輸出節點16對該時鐘線14放電。如果輸入48係 低、，則電晶體46不呈傳導性以及輸出節點16係被維持於 或近似於其先前被預充電的電壓處。 ”述可了解到，反向器電路38之輸出節點16具有一電 9 595100 壓’该電壓係接近時鐘線上之較低電壓或接近時鐘線上之 車乂 n電壓。電晶體42處理輸出節點16上之電壓於預充電 相位之開始係接近時鐘線14上之較低電壓的實例。電晶體 44處理輸出節點16上之電壓於預充電相位之開始係接近 %釦線14上之較高電壓的實例。 如果輸出節點16上之電壓於預充電相位之開始係接近時 4里線上之較低電壓，即接近零伏特，以及時鐘線14上之電 壓於預充電相位期間係一邏輯高，即近乎相等於正供應電 壓’則電晶體40之通、道成為傳導性，因為有足夠的源極對 ]本電;C Vsg，其係被認為是源極到閘極之方向的正電 壓。電晶體40之源極節點係處於一邏輯高，以及閘極近乎 一定限電壓，即Vtn，高於輸出節點處之電壓，即％加+

Vtn,其中Vtn係一 NM〇s電晶體之定限電壓。例如，如果 輸出節點16係零伏特，則電晶冑4〇之閉極上的電壓近乎 一 η通道裝置之定限電壓Vtn，因為電晶體料係一二極體

連接成的電晶體。如果於—具體實施例中，nm〇s電晶體 之Vtn與Vtp分別約係一伏特，則電晶體4〇《閉極大:係 1伏特。如果於本具體實施例中，正供應電壓係5伏特， 則該PMOS電晶體40之源極對閘極電壓約係+4伏特，並 大於定限電壓Vtp。因此，於上述條件下，電晶體= 一傳導通道於時鐘線1 4與輸出節點1 6 、 〜间。本傳導通、曾 使輸出節‘點i 6由時鐘線i 4充電。當輸出節點朝 二 之邏輯两電壓上升時’電晶體42之通道變為較 並且當輸出電壓約高於電晶體40之閉極I通道；限電， 10 595100 Γ固該:處切斷。於本㈣處，電晶體44開始藉 v 體4G之閘極錢於大約低於輪出錢vout之 ，電晶體44輔助以確保電晶體 無法上升到很大裎声而道&故/ 1 <閘極 所需的電晶持電晶®40的傳導 I雄極對間極電壓，即約v〇ut_Vtp。

應，意的是’如果輸㈣點16係被充電至時鐘線14 =電壓？!電晶體46之通道無法於預充電相位期間傳 ¥’因為無論f晶體'46之終端是否被認為是源極節點以及 不考慮電晶體46之“ 48的狀態’都沒有足夠的 源極電壓。 於估异相位期間，不考慮輸出節㉝16之狀態，電晶體4〇 係呈^傳導性。如果輸出節點於估算相位期間維持被充電 之狀態’因為邏輯路徑係呈非傳導性，則電晶體4〇之汲極 對閘極電壓Vdg係v，out_Vg，其中v，。ut係接近但些微小 於時鐘線之邏輯高電壓，以及Vg係源自前預充電循環之問 極電壓。由於電晶體4〇之源極終端具有一約零伏特之電 壓，電晶體40之汲極與閘極之間的電壓Vdg = v、ut_Vg 係不足以引起電晶體40由輸出16傳導至時鐘線i4，因為 其係小於電晶體40之定限電壓Vtp，即Vdg = VtP-(V〇ut-V’〇ut)，以及 V，out 係些微小於 v〇ut。 如果輸出節點先前被放電，則電晶體4〇之閘極係處於約 Vout + vtn，其中Vout係接近時鐘線14之邏輯低電壓，以 及電晶體40之源極對閘極電壓與汲極對閘極電壓兩者都 11 595100 具有該不正確的傳導極性於時鐘線14與輪出節點i6之間。

此第5圖之裝置具有一於輸出節點16上的輸出 =上係接近時鐘線14之邏輯高電壓或邏輯低電壓。如果 時鐘線14有-零伏特之低電壓以及一相等於正供岸電壓 之高電壓，則第5圖之電路的輸出電壓具有一滿邏輯擺動。 與-習知邏輯反向器相較之下，第5圖之電路38具有低功 率與高驅動能力之優點。該低功率特性源自於正供應電壓 與接地之間不使用串聯的PMOS與NMOS電晶體。在後者 安排中，一高電流於交換期間流動，因為有pM〇s與nm〇s 兩者均導通之-短時、間間隔。不但此項引起—高電流由正 供應電壓流至接地，而且其造成PM〇s與NM〇s電晶體於 習知反向器之輸出處的負載電容之充電或放電期間互相抗 衡。相對的，本發明之反向器具有NM〇s與pM〇s電晶體 的獨立控制信號。高交換電流係被避免以及沒有於輸出處 的抗衡。控制該閘極電壓與電晶體4〇之尺寸使輸出驅動大 的電容負載。第5圖之電路的總面積可以被製成小於一具 有相同驅動特性的習知裝置。 第6圖係一依據本發明之反及閘54，以及第7圖係一依據 本發明之反或閘56。第6圖之放電路徑1〇包含兩個或多 個NMOS電晶體58-60，被串聯以於估算相位期間執行一 多輸入反及函數。第7圖之放電路徑1〇包含兩個或多個被 並聯以於估算相位期間執行一多輸入反或函數之NM〇s電 晶體62-64。 第8圖係依據本發明說明第5圖之反向器38的操作波形。 12 595100 釦14之低相位係估鼻相位以及時鐘之高相位係預充電 相位田輸入至反向器係高時，輸出16遵循時鐘線14上 之波形，引起輸出16於估算相位期間呈低。當輸入係低， 輸出電壓係被維持於正供應電壓，即vdd。時鐘線14上之 時知波形不< P艮於方波。正弦波可以被用來作為時鐘信 號。正弦波之預充電與估算次數係被包含反向器38之電晶 體的定限確定。第8圖係依據本發明之輸出，即沒有已經 依別的方式存在的Vt降落。 第9圖係一依據本發明，含有調節驅動能力之反及閘7〇。 第5圖之控制電路係》皮修改，移除NM〇s二極體連接成的 電晶體42以及增加一附屬反及函數於電晶體4〇之閘極與 時鐘線14之間。該附屬反及函數包含兩個nm〇s電晶體 72、74，其之通道均被串聯以及其之閘極均分別被連接至 放電路徑邏輯函數之輸入76、78的其中之一。如果以及當 電路之輸出節點16係於估算相位期間藉由放電路徑被放 電’電晶體40之閘極也係被放電至時鐘線14之邏輯低電 左’因為％晶體7 2與電晶體7 4係呈傳導性。當時鐘線14 改變至一邏輯高電壓時，此項提升電晶體4〇之閘極驅動。 繁於第5圖之電路中的電晶體4〇之閘極驅動近乎 Vdd-Vtn，第9圖之電路中的電曰曰曰體40之閘極驅動大約係 Vdd。本項變化改善預充電效率並且增強電路之驅動特性。 第1 〇圖係一含有降低的電荷分享效應之反及閘8〇。在電 路80中’一二極體連接成的NMOS電晶體82係被加入於 輸入電晶體60端以及第5圖中的控制電路係被使用。當時 13 595100 鐘線14係高，於輸入電晶體58、60之間的節點A係被充 電至Vdd Vtn。此項防止其他輸入電晶體58與輸出節點16 分旱電荷，由此防止輸出節點16上之一小電壓消耗。沒有 電曰a體8 2 ’ ¥輸入7 6係高以及輸入7 8係低，則電晶體$ 8 係導通以及電晶體60係關閉。如果節點A最初係處於約零 伏特則與電晶體5 8之寄生電容分享輸出電荷。有電晶體 2節點被強加至Vdd-Vtn，於節點A處降低了由輸出節 點16移轉至寄生電容的電荷總數。 第11圖係一含有降低的充電泵效應之反向器。由於第5圖· 所不之寄生電容43 : 45，所以產生充電泵效應。輸出節點 於一段估算相位期間之後未被放電，寄生電容43有使電晶 體40之閘極朝時鐘線14的高電壓上升的傾向，如第$圖 所示。而且，於預充電相位期間的輸出節點之充電有使電 b曰體40之閘極上升的傾向。為要抑制寄生電容之效應，一 堆登的η通道二極體連接成的電晶體92、94、％係被連接 於電晶體40之閘極與時鐘線14之間。於堆疊中之η通道 二極體連接成的電晶體92、94、96之數字η依據正供應電參 疋之大小以及電晶體之定限值而起變化。一堆疊之η電晶 體給與時鐘線與電晶體40的閘極之間一約^ xVtn之電 壓，忽略裝置之主體效應。n通道電晶體92之汲極位於堆 疊的頂部係被連接至電晶體40之閘極以及n通道電晶體 96之源極位於堆疊的底部係被連接至時鐘線14。本電晶體 的堆疊控制電晶體4〇之閘極的電壓於一定的位準以確保 當時鐘線係一邏輯高而電晶體4〇呈導通。 14 二=、說明本發明之—具體實施例38、54、56、70、80、 σ連接習知的邏輯閘。本發明之邏輯電路…5心％、 之矜：：9::輸出節點係被連接至一習知反向器電請 技2 ” 本發明之邏輯電路的滿電壓擺動式運作，連 t ♦反向器係、被改善，因為於讀與PM。 兩者都導通的時間係完全被縮短。 *圖係於玲點X2上提供時鐘信號給本發明的邏輯電路 鐘電路方塊圖176。邏輯電路之輸出節點係幻18〇。 糸里電路176包含一、藉由參考時鐘吨cik μ所控制的頻 ^而震i之能量儲存電4 162，初始化電路164啟動能量 ❿存電路162之辰盪，控制電路16〇維持能量儲存電路之 ，i頻率’以及_ g己接器電路i 66週期性地提供能量至能 量儲存電路162以補償電路中的消耗損失。 第14圖係時鐘電路方塊圖之一具體實施例。該初始化電路 264連接至能量儲存電路262以開始能量儲存電路262中 的震盪。包含一相位檢測器256以及一致調諳電路之參 控制電路260連接至能量儲存電路262之輸出節點χ2以及 連接至參考日守鐘274以控制能量儲存電路262中的震盪頻 率。適應電路266亦與邏輯電路268之等效電路模型一起 連接至能量儲存電路262的輸出χ2。等效電路模型包含放 電路徑、預充電路徑與控制電路以及諸如第9圖之電晶體 72 74、苐10圖之電晶體82、或電晶體92、94及96於 5亥處之任何增加。 於此ΐ儲存電路262中，有兩個電容器c〇,252a以及C1 15 595100 252b，其中C1係較小於c〇，。兩者之間的連接點針對初始 化電路264提供一點之控制。 初始化電路264包含一被連接至能量儲存電路262之輸出 以及0：1 25213與Co,252a電容之連接點的反向器電路254。 一重置線202控制反向器254是否具有一高阻抗輸出或是 低阻抗輸出，其係輸入之反向。當重置線202係有效， 反向器254係處於低阻抗輸出狀態，其引起能量儲存電路 262之震盪。當重置線2〇2係無效，反向器254改變為一 尚阻抗輸出以及諧振、電路獨自以一藉由CM、Co·' Ceff及致 調諧電路之輸出，即Cx，所控制的頻率持續震盪。 如上所述，控制電路260包含共同使能量儲存電路震盪之 頻率相當於參考時鐘274的一相位檢測器256以及一致調 ”白電路258。相位檢測器256接收參考時鐘274以及能量 儲存電路262之輸出X2,比較此兩者以控制致調諧電路258 以使能量儲存電路262的頻率與參考時鐘274的頻率修改 至一致。 適應電路266亦被連接至能量儲存電路262之輸出χ2以補 充被分散於邏輯電路268之能量，即被模擬為一有效電阻 Reff以及有效電容Ceff。 於操作中，能量儲存電路262以其自然諧振頻率於重置線 202之止動後開始震盪。自然諧振頻率係相反地有關於[ 與（以，||(：1|1以印之數值乘積的平方根，其中、^，係被定 義為數量xy/(x+y)。如果C1，係較小於其他電容，則其係對 16 自然諧振頻率影響最大之電容（因為（Co, II Cl II Ceff)大約等 於Cl )。一但被啟動時，能量儲存電路即被鎖定至相位檢 測器256及致調諧電路258所輸入的參考時鐘。相位檢測 器256檢測於能量儲存電路頻率與參考時鐘之間的相位差 並且將本差轉換為一控制致調諧電路258之信號z。致調 «白電路258則藉由增加電感或電容於能量儲存電路262内 以改變旎篁儲存電路262之震盪頻率而得以釋動相位差趨 於零。如果能量儲存電路震盪的振幅開始於振幅中縮減， 則適應電路266係被啟動以提供一同步的能量推動至震 盪，由此恢復振幅/ 雖然已於前述的實施例中對本發明作了相當詳細地說明， 但仍有可能實行的其他實施例。因此，所附申請專利範圍 中所界定之精神與範疇不應受限於前述的實施例。 【圖式簡單說明】 本發明之前述與其他特性、項目以及優點將因下列說明、 申請專利範圍以及附圖而趨於明瞭，其中： 第1圖係被發表於先前技術之預充電與放電路徑； 第2A圖係反及閘之邏輯電路級； 第2B圖係預充電路徑之執行二極體； 第3圖係本發明之放電、預充電路徑以及控制電路的一方 塊圖； 第4A圖係本發明之控制電路的一具體實施例； 第4B圖係本發明之預充電路徑的一具體實施例； 第5圖係一依據本發明之反向器閘； 17 595100 第6圖係一依據本發明之反及閘； 第7圖係一依據本發明之反或閘； 第8圖係一依據本發明反向器操作的波形說明； 第9圖係一依據本發明含有可調節驅動能力之反及閘； 第10圖係一含有降低的電荷分享效應之反及閘； 苐11圖係一含有降低的充電栗效應之反向器； 第12圖說明本發明之一電路如何連接習知邏輯閘； 第13圖說明一提供時鐘信號至本發明之邏輯電路的時鐘 電路方塊圖；以及 第14圖係該時鐘電]4方塊圖之一具體實施例。

元件符號說明 10 放電路徑 12 預充電路徑 14 時鐘線，時鐘信號，時鐘 16 輸出節點，輸出 18 CL

30 預充電路徑 32 控制電路 38 反向器電路，電路，反向器 40 電晶體，預充電PMOS電晶體 42 NMOS電晶體 43 寄生電容 44 PMOS電晶體 45 寄生電容 46 電晶體 18 595100 48 輸入 54 反及閘 56 反或閘 58 NMOS電晶體，輸入電晶體，電晶體 60 NMOS電晶體，輸入電晶體，電晶體 62 NMOS電晶體 64 NMOS電晶體 70 反及閘 72 NMOS電晶體，電晶體 ® 74 NMOS電晶體，>電晶體 76 輸入 78 輸入 80 反及閘，電路 82 NMOS電晶體，電晶體 90 邏輯電路 92 電晶體’ η通道電晶體 94電晶體 · 96 電晶體，η通道電晶體 100反向器電路 160控制電路 162能量儲存電路 164初始化電路 166配接器電路 174參考時鐘ref_clk 176時鐘電路方塊圖，時鐘電路 19

Claims (1)

180 XI 202重置線 252a電容器，c〇， 252b電容器，ci

254反向器電路，反向器 256相位檢測器 258致調諧電路 260控制電路 262能量儲存電路 264 初始化電路 、 266適應電路 268邏輯電路 2 7 4參考時鐘

XI節點 X2 節點 yi 節點 y2 節點 y3 節點 zi 節點 z2 節點 拾、申請專利範圍： 1 · 一種滿電壓擺動式運作之低功率動力邏輯閘裝置，具有 一邏輯電路，其包含： 被連接於時鐘線與輸出節點之間 A 1的放電路徑，該放雷 路輕包含一或多個被配置以於一估 π才目位期間估算至少 20 595100 —輸入之邏輯函數； 一被連接於時鐘線與輸出節點之間的預充電路徑，該預 充電路徑包含一具有一閘極之PM〇s電晶體以及一於該 PMOS電晶體的源極與汲極區域之間的通道，汲極係被 連接至輸出節點以及源極係被連接至時鐘線；以及 一控制電路具有輸出被連接至預充電路徑電晶體的閘 極，控制電路被配置以維持於預充電路徑電晶體上的源 極對閘極電壓，在不考慮輸入與輸出節點的狀態下，預 _ 充電路徑電晶體之、通道提供一傳導路徑於時鐘線與預充 電相位之輸出模式之間。 2·如申請專利範圍第1項所述之裝置，具有一邏輯電路， 其中控制電路係被連接於預充電電晶體之閘極與輸出節 點之間；以及 其中控制電路包含一 PMOS電晶體以及一 NM〇s電晶 體，各自具有一閘極以及一通道於電晶體的源極與汲極 區域之間，每一電晶體之汲極與閘極被連接在一起以形 _ 成一二極體連接成的電晶體，每一電晶體之汲極與閘極 被連接至預充電電晶體之閘極以及每一電晶體之源極被 連接至輸出節點。 3.如申請專利範圍第2項所述之裝置，具有一邏輯電路， 其中控制電路更包含複數個被串聯的二極體連接成的 NMOS電晶體，該複數個被連接於預充電電晶體之閘極 與時鐘線之間。 21 595100 4.如申請專利範圍第1項所述之裝置，具有-邏輯電路， 其中放電路梭包含一具有一問極之nm〇s電晶體以及一 於電晶體之源極與汲極區域之間的通道，NMOS電晶體 之L C被連接於輸出節點與時鐘線之間，閘極被連接至 至少一輸入以執行一反向器函數於輸出節點處。 5·如中請㈣範圍第！項所述之裝置，具有—邏輯電路， 其中有兩個輸入；以及 其中放電路徑包含至少兩個NM〇s電晶體，各自具有一 閘極以及一通道於每一電晶體的源極與没極區域之間，· 通道係被f聯的以、共同形成傳導路徑於輸出節點與時鐘 線之間4閘極係被連接至輸入的其中之一以於輸出 節點處執行輸入之2-輸入反及函數。 6.如申請專利範圍第5項所述之裝置，具有一邏輯電路， 其中控制電路包含一對的NM〇s電晶體，各自具有一開 極以及-通道於每一電晶體之源極與汲極區域之間，通 道係被串聯的以形成一傳導路徑於預充電電晶體之閘極 與時鐘線之間，成對的NM〇s電晶體中任一個的每一閘鲁 極係被連接至輸入的其中之一。 7·如申請專利範圍第5項所述之裝置，具有_邏輯電路， 其中時鐘線於一高電壓與一低電壓之間循環； 更包含一具有一閘極之二極體連接成的NM〇s電晶體以 及於該電晶體的源極與沒極區域之間的通道，該二極體 連接成的NMOS電晶體之沒極係被連接至時鐘線以及該 二極體連接成的NMOS電晶體之源極係被連接至一成對 22 的NMOS電晶體之通道連接的連接點，該二極體連接成 的NMOS電晶體於預充電相位期間將串聯的電晶體充電 至一電壓，該電壓大約等於扣除一 NMOS電晶體定限電 壓的時鐘線電壓。 8·如申請專利範圍第1項所述之裝置，具有一邏輯電路， 其中有兩個輸入；以及 其中放電路徑包含至少兩個NMOS電晶體，各自具有一 閘極與一於每一電晶體之源極與汲極區域之間的通道， 每一通道形成一傳、導路徑於輸出節點與時鐘線之間，每 一閘極係被連接至輸入的其中之一以於輸出節點處執行 輸入之2-輸入反或函數。 9·如申請專利範圍第1項所述之裝置，具有一邏輯電路， 其中時鐘線連接至一時鐘電路；以及 其中時鐘線包含一藉由於估算相位期間經由放電路徑 由輸出節點獲得能量之時鐘電路所提供的信號並且於預 充電相位期間經由預充電路徑提供被獲得的能量之一部 份至輸出節點。 1 〇· —種滿電壓擺動式運作之低功率動力邏輯閘方法，控制 邏輯電路中的預充電路徑包括一被連接於輸出節點與時 鐘線之間的放電路徑並且包含一或多個的電晶體以執行 邏輯電路之邏輯函數的方法，預充電路徑包含一 電晶體具有一被連接至時鐘線之源極以及被連接至輪出 節點之汲極，時鐘線包含一於第一電壓與第二電壓之間 循環的時鐘信號，該方法包含·· 23 5|95100 於時鐘信號之第一電壓期間，藉由提供第一電壓认 PMOS電晶體之源極使預充電路徑失能；以及 於藉由提供時鐘信號之第二電壓期間藉由提供第_ ^ 壓給PMOS電晶體之源極並且提供具有大約高於線 之第一電壓的一 NMOS電晶體定限電壓至低於時鐘線之 第二電壓的一 PMOS電晶體定限電壓之範圍的電壓給 PMOS電晶體之閘極使預充電路徑致能。

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