TW586182B - A method for fabricating a MOS transistor - Google Patents

Description

586182 __案號92107309_年月 曰 _修正_ 五、發明說明（1) 發明所屬之技術領域 本發明是有關於一種半導體製程，且特別是有關於一種金 氧半導體（M e t a 1 Ο X i d e S e m i c ο n d u c t 〇 r T r a n s i s t 〇 r， MOS)電晶體（Transistor)的製造方法。 先前技術 隨著資訊科技的進步發達，每天皆有許多電子產品被發明 出來，而這些電子新產品，往往需要較以往為多的記憶體 或更多的邏輯閘、與更快的執行速度，來執行更多的功 能。基本上，不論是記憶體或邏輯閘主要由一個金氧半 (M0S)電晶體與一個電容所組成，而M0S電晶體則主要包含 閘極、汲極、與源極三個部份。一般而言，閘極係由不同 材質所组成的結構，諸如介電層（Dielectric layer)、金 屬層、以及間隙壁層（Spacer)等組成。在間隙壁層的下方 之基地表面，具有一姐輕摻雜沒極層（L i g h 11 y D 〇 p e d Drain’ LDD)’用以防止短通道（Short-channel)或熱電子 (Hot electron)效應的產生。源/汲極也採用淺接面 (Shallow Junction)甚至超淺接面（Ultra Shallow

Junction)的設計，以避免漏電流。隨著半導體工業持續 發展至線寬維度為〇 . 1 3〜0 · 1 5// m或是線寬更窄之相關製程 時’在超大型積體電路（ULSI)的製造與設計中，為了符合 高構裝密度晶圓之設計趨勢，各式元件之尺寸皆不斷降低 且工作電壓越來越低，元件的阻值也需跟著下降。

第6頁 586182 _案號 92107309 五、發明說明（2) 曰 修正 一般而言，石夕化金屬製程是降低元件電卩且的一個方、去 一 般的做法可分為多晶石夕化金屬與自行對準金屬石夕化物兩種 方式。多晶石夕化金屬的做法係適用於形成閘極，係連續成 長多晶石夕與金屬石夕化物（一般為石夕化鎢或矽化鈦）薄膜^間 極氧化層之上’之後的閘極#刻與離子植入等過程則和^ 統電晶體的做法類似。自行對準金屬矽化物的過程則較複 雜。在形成閘極和源/汲極擴散區後，以濺鐘沉積 (sputtering deposit ion)方式沉積一金屬層，例如欽、

録、或鎳等。接著，施以第一次快速升溫退火處理，以使 金屬和矽反應成金屬矽化物，而此步驟的溫度和時間參數 經控制使付在絶緣層上的金屬不會和絕緣層反應成金屬石夕 化物，所以是一種自行對準的過程。接著，利用一種選擇 性溼式韻刻以去除未反應成金屬梦化物之金屬部分。若有 需要，則施行第二次快速升溫退火處理使金屬矽 阻值進-步降低。，多晶…屬不同的是屬自夕行= 屬石夕化物之過程可同時在源極與汲極形成金屬矽化物，所 以可明顯降低接觸電阻。

但是，在源汲極採用淺接面甚至超淺接面的設計時，自行 對準金屬石夕化物製程常會吃穿源汲極淺接面，結果會造成 源汲極大量的漏電流，而使電晶體失效。習知的解決 辦法係在源沒極上在沉積一層矽材質，例如非晶矽 (Amorphous Sili〇cn)或磊晶矽（Epitaxiai Silic〇n)以 提供自行對準金屬矽化物製程中所需的矽，而不會消耗位 於基底源汲極淺接面上的矽，而避免源汲極淺接面被吃穿 所導致大量的漏電流的結果。

第7頁 586182 案號 92107309 曰 修正 五、發明說明 習知沉積 屬矽化物 也會形成 非晶矽， 極間短路 散，而蠢 的均勻性 易控制。 因此，如 淺接面且 題。 發明内容 因此本發 造方法， 沒極淺接 本發明的 方法，係 源汲極淺 本發明的 方法，用 淺接面且 本發明的 方法，可 (3) 非晶矽於源汲極 製程所產生的問 於閘極間隙壁之 後續的自行對準 。另外，非晶矽 晶砍的晶格非常 和緻密性不易控 何有效避免自行 可以得到性質良 之上，雖然 題，但是非 上’若不能 金屬矽化物 本身不具晶 紊亂，因此 制，而所製 對準金屬矽 好的石夕化金 可以解決自行對準金 晶碎或蠢晶碎的沉積 完全移除間隙壁上的 製程會使閘極及源汲 形，在結構上即很鬆 ，形成的金屬矽化物 成的元件的電性亦不 化物製程吃穿源汲極 屬成為一重要的課 # 明的目 於矽化 面之上 的就是在提供一種金氧半導體電晶體的製 金屬製成之前無須提供額外的矽材質於源 的是在提供一種金氧半導體電晶體的製造 利用基底的矽材質來形成金屬矽化物，卻不會有 接面被吃穿的問題。 又一目的是在提供一種金氧半導體電晶體的製造 以有效避免自行對準金屬矽化物製程吃穿源汲極 可以得到性質良好的矽化金屬。 再一目的是在提供一種金氧半導體電晶體的製造 以將淺接面做得更薄，而降低短通道效應 另 §

第8頁 586182 _案號92107309_年月日__ 五、發明說明（4) 根據本發明之上述目的，提出一種金氧半導體電晶體的製 造方法，用以製造MOS電晶體。提供一基底，在基底上以 元件隔離結構定義出主動區，MOS電晶體係形成於主動區 之上。在主動區域形成閘極結構的位置，先形成一凹陷。 在凹陷中形成閘介電層及導體層並定義閘介電層及導體層 而形成閘極結構。接著，以閘極結構為罩幕，在凹陷表面 形成輕摻雜汲極區。再於閘極結構側壁上形成間隙壁，間 隙壁及閘極結構的總寬度欲凹陷的寬度約略相當。最後， 再以離子佈植形成源汲極淺接面，為此源汲極淺接面並非 形成於基底表面，而是植入基底内一個與凹陷深度相當之 深度。據此，源汲極上方的基底上之單晶矽材質，即可適 用於後續的自行對準金屬矽化物製程，和金屬材質生成矽 化金屬層。 根據本發明所揭露之閘極結構的製造方法所製造的閘極結 構，再繼續製造MOS電晶體時，無須提供額外的矽材質於 基底之上，即可避免自行對準金屬矽化物製程吃穿源汲極 淺接面的可能，而且，由於單晶矽的晶格堆積完整，因 此，形成的矽化金屬材質的品質良好且電性相當一致。再 者，由於不需擔心源汲極淺接面被吃穿，所以淺接面的厚 度可以降低而形成超淺接面，這對短通道效應的抑制效果 更佳。 實施方式 為了讓本發明所提供之閘極結構的製造方法更加清楚起

586182 案號 92107309 年 月 曰 修正 五、發明說明（5) 見，在較佳實施例中對本發明所揭露之閘極結構的製造方 法加以詳細說明，並進一步揭露一 MOS電晶體的製造方 法，以能闡明本發明所產生的功效。 本發明之實施例均是依據第1圖所示之流程進行膜層的沉 積。請參照第1圖至第4圖，第1圖至第4圖係繪示依照本發 明一較佳實施例的製造MOS電晶體流程剖面示意圖。 請參照第1圖，第1圖係繪示在基底上定義出主動區及形成 凹陷後之剖面示意圖，在一基底1 0 0上具有元件隔離結構 1 0 2以定義出一主動區1 0 4，元件隔離結構1 0 2可以為淺溝 渠隔離結構（Shallow Trench Isolation Structure， ST I)。在主動區1 04上預定形成閘極結構的位置，先形成 一凹陷1 0 6。形成凹陷1 0 6的方法係先旋塗一光阻層（未繪 示於圖上）及基底10 0之上，再以一微影製程暴露出欲形 成閘極結構的主動區1 0 4的表面，以一非均向蝕刻製程蝕 刻不為光阻覆蓋的主動區表面而形成凹陷1 0 6。凹陷1 0 6的 深度約介於1 0奈米（Nano-me ter，nm)至60奈米之間。 請參照第2圖，第2圖係繪示在基底上形成閘極及輕摻雜没 極後之剖面示意圖，在基底1 0 0表面形成一介電層（未繪 示於圖上），再於介電層上沉積一多晶石夕層（未繪示於圖 上），再以一微影蝕刻製程在凹陷1 0 6内定義出閘介電層 1 0 8及閘極多晶矽層11 0，閘介電層1 0 8及閘極多晶矽層1 1 0 組成閘極1 1 1。介電層的材質可以為氧化矽、氮氧化矽或 一般高介電係數材質等等。介電層的材質若是氧化矽或氮 氧化矽，可以以熱製程來製造，若是高介電係數材質，則 需藉由化學氣相沉積製程來達成。當介電層的材質為氮氧

第10頁 586182 _案號 92107309_年月日 — 五、發明說明（6) 化矽時，介電層的厚度介於約1 · 5奈米至3 _ 5奈米之間。古f 繼續參照第2圖，一以離子佈植1 1 2，在凹陷1 〇 6的底部表胃 面及基底10 0表面下方形成輕摻雜沒極114。 請參照第3圖’第3圖係緣示在基底上形成閘極間隙壁及源 汲極後之剖面示意圖，在閘極111的兩側壁上形成間隙辟 1 1 6。間隙壁1 1 6的形成方法係先沉積共形的氧化碎/氮化 矽的複層（未繪示於圖上），再以一非均向蝕刻移除位於 基底1 0 0表面的氧化矽/氮化矽材質而在。閘極1丨丨的兩側 壁上形成間隙壁1 1 6，其中，閘極Π 1和間隙壁u 6的寬度 總和約等於凹陷1 0 6的寬度。接著，以一離子佈植i丨8對&基 底進行離子摻雜以在基底1 〇 〇表面下方約與凹陷！ 〇 6深度約 略相當的位置形成源汲極1 2 〇，並以一快速回火製程 (Rapid Thermal Process，RTP)活化佈植的離子。離子 佈植11 8的能量約為1 〇千電子伏特（KeV)，而在源沒極 1 2 0上仍存在一早晶碎層i〇〇a。 請參照第4圖，第4圖係繪示在在基底上進行矽化金屬製程 後之剖面示意圖，以濺鍍沉積方式沉積一金屬層（未繪示 於圖上）於基底10 0之上，例如鈦、鈷、或鎳等。接著， 施以弟一次快速升溫退火處理，以使金屬和單晶石夕層1 〇 〇 a 及夕aa碎層1 1 0反應成石夕化金屬層1 2 2 ’而此步驟的溫度和 時間參數經控制使得在間隙壁11 6及元件隔離結構1 〇 2上的 金屬不會和其反應成金屬矽化物，所以是一種自行對準的 過程。接著，利用一種選擇性溼式蝕刻以去除未反應成金 屬石夕化物之金屬部分而留下石夕化金屬層122。若有需要， 則施行第二次快速升溫退火處理使金屬矽化物的電阻值進 586182 案號 92107309 曰 修正 五、發明說明（7) 一步降低。 輕摻雜 行，請 雜汲極 製造輕 所述形 上，接 間隙壁 上存在 所揭露 根據本 構，係 表面的 時，無 矽可和 源〉及極 整，因 致。再 面的厚 制效果 雖然本 定本發 範圍内 圍當視 沒極1 1 4的形成時間點亦可在間隙壁η 6形成之後進 參照第5圖，第5圖係繪示形成間隙壁後再形成輕穆 的剖面示意圖。在閘極π丨形成之後，並不先進行乂 捧雜沒極11 4的離子佈植製程，而是先依如第3圖中 成間隙壁的製程形成間隙壁1 1 6於閘極1 1 1的側壁 著’再以一大角度（Tilt Angle)離子佈植124在 1 方形成輕摻雜汲極1 1 4，而在輕摻雜汲極1 1 4 一單晶石夕層1 〇 〇 a。接續的製程則和第3圖及第*圖中 的製私完全相同，在此不再贅述。 ^明所揭露之閘極結構的製造方法所製造的閘極結 形成於基底上一凹陷内，而源汲極因此形成於基底 了 而非基底的表面上，再繼續形成矽化金屬層 供額外的矽材質於基底之上，基底表面的單晶 恭作用’即可避免自行對準金屬矽化物製程吃穿 /卜接面的可能，而且，由於單晶矽的晶格堆積完 ^ ’形成的石夕化金屬材質的品質良好且電性相當一 由於不需擔心源汲極淺接面被吃穿，所以淺接 =:以降低而形成超淺接面，這對短通道效應的抑 更佳。 Ϊ明已以I較佳實施例揭露如上，然其並非用以限 ，备^何熟習此技藝者，在不脫離本發明之精神和 田可作各種之更動與潤飾，因此本發明之保護範 i寸之申请專利範圍所界定者為準。

586182 _案號92107309_年月曰 修正_ 圖式簡單說明 為讓本發明之上述和其他目的、特徵、和優點能更明顯易 懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說 明如下： 第1圖係繪示在基底上定義出主動區及形成凹陷後之剖面 不意圖， 第2圖係繪示在基底上形成閘極及輕摻雜汲極後之剖面示 意圖， 第3圖係繪示在基底上形成閘極間隙壁及源汲極後之剖面 示意圖；第4圖係繪示在在基底上進行矽化金屬製程後之 剖面不意圖，以及 第5圖係繪示形成間隙壁後再形成輕掺雜汲極的剖面示意 圖。 圖式標記說明 100: :基 底 10 0a:單晶矽層 102 元 件 隔離結 構 104 主 動 區 106 凹 陷 108 閘 介 電層 110 閘 極 多晶矽 層 111 閘 極

586182 案號 92107309 年 月 曰 修正 圖式簡單說明 112、 118、 124:離子佈植 1 1 4 :輕摻雜沒極 1 1 6 :間隙壁 1 2 0 :源汲極 1 2 2 :矽化金屬層 ❿

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Claims (1)

1. 586182 案號 92107309 Λ_η 曰 修正 六、申請專利範圍 1. 一種金氧半導體電晶體的製造方法，係作用於一基底之 一主動區之上，該方法包括： 形成一凹陷於該主動區之上； 形成一閘極於該凹陷内； 形成一間隙壁於該閘極的側壁上，其中該閘極與該間隙壁 之寬度總和約與該凹陷之寬度相等； 形成一輕摻雜汲極於該間隙壁的下方； 形成一源汲極於該閘極兩側之該基底下方約與該凹陷深度 相當的位置；以及 形成一矽化金屬層在該源汲極上方及該閘極表面。 2. 如申請專利範圍第1項所述之金氧半導體電晶體的製造 方法，其中該凹陷的深度約介於1 0奈米之6 0奈米之間。 3. 如申請專利範圍第1項所述之金氧半導體電晶體的製造 方法，其中形成該閘極的方法包括： 形成一介電層於該基底上； 形成一多晶矽層於該介電層上；以及 一微影蝕刻製程形成該閘極於該凹陷内。 4. 如申請專利範圍第3項所述之金氧半導體電晶體的製造 方法，其中該介電層的材質包括氧化矽、氮氧化矽或高介 電係數材質。

   第15頁 586182 案號 92107309 年月曰 修正 六、申請專利範圍 5 ·如申請專利範圍第3項所述之金氧半導體電晶體的製造 方法，其中該介電層係為一閘介電層。 6. 如申請專利範圍第3項所述之金氧半導體電晶體的製造 方法，其中當該介電層為氮氧化矽時，該介電層的厚度介 於約1. 5奈米至3 . 5奈米之間。 7. 如申請專利範圍第1項所述之金氧半導體電晶體的製造 方法，其中形成該輕掺雜汲極的方法包括一第一離子佈 植。 8. 如申請專利範圍第7項所述之金氧半導體電晶體的製造 方法，其中該第一離子佈植係為一約垂直於該基底的離子 佈植。 9. 如申請專利範圍第7項所述之金氧半導體電晶體的製造 方法，其中該第一離子佈植係為一大角度離子佈植。 1 0.如申請專利範圍第1項所述之金氧半導體電晶體的製 造方法，其中形成該源汲極的方法包括一第二離子佈植。 1 1.如申請專利範圍第1 〇項所述之金氧半導體電晶體的製 造方法，其中該第二離子佈植係為一約垂直於該基底的離

   第16頁 586182 _案號92107309_年月曰 修正_ 六、申請專利範圍 子佈植。 1 2 ·如申請專利範圍第1 0項所述之金氧半導體電晶體的製 造方法，其中該第二離子佈植的能量約為1 0千電子伏特。 1 3.如申請專利範圍第1項所述之金氧半導體電晶體的製 造方法，其中形成該輕摻雜汲極及該源汲極之後更包括一 快速回火製程。 1 4.如申請專利範圍第1項所述之金氧半導體電晶體的製 造方法，其中形成該矽化金屬層的方法包括： 形成一金屬層覆蓋於該基底之上； 執行一快速升溫退火處理；以及 移除未反應之該金屬層。 1 5.如申請專利範圍第1 4項所述之金氧半導體電晶體的製 造方法，其中該金屬層之材質係為鈦、鈷、或鎳。 1 6. —種閘極結構，係位於一基底之一主動區之上，包 括： 一閘介電層位於該主動區一凹陷内； 一多晶石夕層位於該閘介電層之上而形成一閘極；以及 一間隙壁位於該閘極之侧壁及該凹陷之上，其中，該閘極 與該間隙壁之寬度總和約與該凹陷之寬度相等。

   第17頁 586182 案號 92107309 年月曰 修正 六、申請專利範圍 1 7.如申請專利範圍第1 6項所述之閘極結構，其中該閘介 電層的材質包括氧化矽、氮氧化矽或高介電係數材質。 1 8.如申請專利範圍第1 7項所述之閘極結構，其中當該介 電層為氮氧化矽時，該介電層的厚度介於約1 . 5奈米至3. 5 奈米之間。 m 1 9.如申請專利範圍第1 6項所述之閘極結構，該閘極結構 所形成的金氧半導體結構，更包括： 一輕摻雜汲極位於該間隙壁的下方； 一矽化金屬層，位於該閘極結構兩側之該基底的表面下； 以及 一源汲極，位於該矽化金屬層之下並約與該凹陷深度相當 的位置。 2 0 .如申請專利範圍第1 9項所述之閘極結構，其中該矽化 金屬層中之金屬材質可以為鈦、鈷、或鎳。

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