TW559824B

TW559824B - System and method for assured built in self repair of memories

Info

Publication number: TW559824B
Application number: TW091113211A
Authority: TW
Inventors: Mark Templeton; Dhrumil Gandhi
Original assignee: Artisan Components Inc
Priority date: 2001-06-15
Filing date: 2002-06-17
Publication date: 2003-11-01
Also published as: US6973605B1; AU2002318355A1; WO2002103522A3; WO2002103522A2

Description

559824 五、發明說明（1) 【發明之背景】發明之領域本發明一般而言係關於電腦記憶體，尤有關故障與弱記憶體單元之識別與修復系統及方法。習知技術之描述在半導體產業中，嵌入式記憶體已相當普遍地變成大型與超大型積體電路（1C)之重要元件。嵌入式記憶體允許

實現部分或全部系統單晶片（SOC)之1C的客製（custom)或半客製（semi-custom)設計，其幫助減少總元件數並降低製造成本。這些1C通常亦採用「標準元件」之資料庫作為建構區塊以建造期望之邏輯電路。標準元件通常包含例如 NOR、N AND、INVERT之使用過的邏輯功能，且又可包含解碼器、暫存器、計數器、以及其他更複雜的元件。

圖1係為顯示用於1C設計1〇〇之習知嵌入式記憶體的圖。記憶體核心包含一個具有複數個記憶體位元單元丨ι 〇之記憶體陣列102。這些記憶體位元單元11〇執行以二進^ 邏輯值「0」或「1」之型式儲存資料之主要功能。K設言 100更包含X解碼電路104、y解碼電路1〇6、感測放大器電路109、I/O電路113、以及控制電路 f y解碼電路106提供選摞式尨俶々此a X解碼電路104# 址位置（被提供祚焱石擇v或存取力，用以基於編碼的七特定記憶體單元"〇丨入式記憶體之輸入)來選擇或存耳行疋忑II體單7Cl10。感測放大許對選定的記憶體單元11()心^ — 電力路i。8藉由產生内部時二:仃；f，取操作。控制電等序脈衝、緩和外部輸入信號與時鐘 559824 五、發明說明(2) ' ~ 一— -- 並界定欲在記憶體位元單元上執行之操作，以控制解碼電路1〇4/106'感測放大器電路1〇9以及1/〇電路113之功能與時序。舉例而言，在RAM的情況下，此操作可以是讀取寫入操作。一圮憶體陣列1 〇 2通常被編成二維陣列，其中記憶體單 =11 〇/系被定址於記憶體陣列丨〇2之列或「字元線」與行或位元線」之父點。為了存取一個既定的記憶體單元 Π 0，必須選擇於設置有記憶體元件之交點的字元線與位元線。為此，需將記憶體位址分為行與列位址信號/並藉由使用X解碼電路丨〇4與y解碼電路1〇6來獨立解碼這些行與列位址信號。

、記憶體核心1 〇〇可包含具有相同數目之行與列的單一或夕重可調整組態（conf igurable)之記憶體陣列102。嵌入式記憶體通常被設計成在相同循環期間，提供同時存取列中的多重單元11 〇，而相同周期一般係由記憶體之主要時鐘信號輸人所界定。於此情況下，可將複數條行位元線聚集在一起，以形成一個1/〇(輸入/輸出）記憶體區塊陣列，其複數條行位元線係藉由專用的γ解碼電路丨〇 6、感測放大器109與I/O電路113而被多工組合成單一1/〇。接著，記憶體I/O區塊包含單^陣列以及對應之¥解碼器、感測放大器與I/O電路，其在每個存取周期將提供對單一單元11〇之，取。在這種實例中，記憶體陣列1 02包含複數條藉由列字το線之啟動而被存取之記憶體單元丨丨〇之列。這些單元之群組係被多工組合成一個輸出，而每個這樣的輸出係

559824 五、發明說明（3) 與在相同循環期間所有其他的輸出同時被存取。在列（字 ^ ^ '、I / 〇 °己憶體區塊之間的每個相交點表示記憶體單元之群組’且其中只有一個會在循環期間哼1/〇接腳被存一。中的這些單元之集合可形成一個記憶體巨集單 ^ 個或更多個這樣的記憶體皁元係被使用作為主建構，塊，用以在客製或半客製1C或SOC晶片上實現儲存元件0 與ρ ί然1c製造商努力製造具有最小缺陷之晶片，但關於 Ά κ n ^ 缺陷確實會因各種原因而產生。這些原因可以 L例如當灰塵之隨機微粒在處理期間落在，= <衣面上時。隨著1(:上的記憶體之密度與數量的增 I嵌入式記憶體逐漸易受這種缺陷影響。根據整體良率良零件與總零件之比例），在後入式記憶體内的缺 I a衫Ϊ力已大幅增加。因為單一記憶體單元中之單一缺使得王W 1C或SOC成為不可用的，所以已經有人實現 I二2，用額外儲存單元來修復這種缺陷之技術，用以改善整體良率，目而減少IC之成本。圖1之圮憶體核心10 0顯示三個故障或弱記憶體單元無法一起儲存或保留正確資料之記憶體單元1 1 〇，係|| 2t障或硬性錯誤（hard err〇r)。無法在預期時間内 f ;確資料之記憶體單元110，係被視為弱或軟性錯誤】Herror)。弱單元亦可以是具有下述特徵之單元：因乍環境之記憶體單元110之性能已經充分降低，以；σ己憶體單元11 0無法在預期時間内提供正確資料。

第7頁麵 559824 五、發明說明（4) 這種弱或故障單元可譬如因元件、電晶體、金屬之退化或其他橋接缺陷、單元中之不良元件、或其他理由而產生。單元中之元件退化可能由長期使用與不完美製造出 =元件連接之記憶體單元而產生。橋接缺陷可能在半導體 j程期間，從類似金屬沈積或蝕刻之製程步驟中之較小型 $局部變化而產生。在單元中之不良元件可能是落在半導層上之不期望的微粒之結果。除非可修復或置換故障記憶，單元以確保1C或SOC晶片之適當操作，否則單一記憶體單元的故障將導致整個1C或SOC晶片產生故障，並使得晶片成為不可使用。于曰另一種困難會在將較高密度之建構區塊封裝成1 C或六曰曰夕片時出現。大型記憶體區塊包含與I / 〇記憶體區塊相多數之列記憶體線。當記憶體陣列之尺寸增加時，正知作之記憶體陣列的數目會成比例地減少，其乃由設置 =較大記憶體陣列内之記憶體單元缺陷有增加的可能性所導致。為了製造這種具有大型記憶體之IC*s〇C同時維持，本控制，可能需要使用可用以修復故障記憶體之冗存之某些方法。河「在修復方法中之基於雷射熔絲（laser fuse)或其他 =線」_方法，以及内建自行修復（BISR)方法，係已經 ^以經由几餘儲存元件來修復故障與弱記憶體單元。則试期間證明有缺陷之記憶體單元112，係由冗餘 =劏★，存兀件所置換。冗餘與修復電路通常包含雷射可式熔絲或其他記'憶體元件，纟乃適合儲存對應至故障

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記憶體元件且需要被置換之那些位址組態。雷射可規劃式熔絲具有幾個缺點，包含 =雷射程式化製造基礎結構。再者，由於雷射:多以 ^強加之防護圈與其他需求，使得雷射可規劃式熔絲變大。雷射熔絲程式化並未在100%的時間上正確地操作， f額外之產能損失。又，雷射可規劃式熔絲必須在封裝之 =規劃’因此，所有缺陷必須在修復之前識別丨。由 :疋的環境依賴本質，弱單元之識別需要相當的額外測在BISR的情況下，用以執同的IC、SOC之上，或於要修復之記憶體。當·這些外部時，經由接腳提供對修復操作。體以確認故障位置之内建係在IC、S 0 C、或系統板之時被執行。在自行測試資料產生器所產生，而資記憶體中之所有位置並從亦具有以一種測試記憶體位址產生器。取之資料與對資料產生器故障位址係以一種編碼格到測試之後，BISR電路決 ΒI S R系統使用類似之方法。行所有功能之電路係被埋入至相相同的系統板上，以作為可能需功此係被置於位於系統板層之I c 1C上之適當元件的存取用以執行 Β I S R包含允許測試目標記憶自行測試（ΒI S Τ)元件。β I g r 一般最先被通電時’或在最高層重置期間，測試圖案係由在B I g τ内之料係在BIST之控制下，被寫入至記憶體中之所有位置讀取。B丨ST 中之所有單元的方式產生位址之比較器比較從記憶體陣列讀所期待之資料，如果不匹配，則式儲入暫存器。在整i個記憶體受

559824 五、發明說明（6) _______ 定是否存在有足夠可取得的冗餘儲存置，並產生表示記憶體是〇κ之旗標信:^所有的故障位件在在薇測試期間未能修復，則“ ° σ果旗標表示零格時，會將其安裝於系統中並出零件。當零件合 f統出貨給客戶，就不會使用指示旦將零件或 y方面，每當在場域中將系統通電時ΓΒΙ$雷之旗標。另行自行修復操作。 SR電路會持續執 ;用u將對故障位址之存 τ < 非故障冗餘位址。記愔駚六 y移（或重新定向）至内容作比較，如果匹取故障暫存器資料之的冗餘位址。重新定向丄被重新定向至適當提供雖而BISR供應適當的冗餘位址給嵌區塊所雖麸τ 、口甘入八武记憶體。性，但：不同於晶片= :情況下提供修 BISR製程期間於記 ^ /、體P之，在蓋-旦1C或soc(例如當^ 打：測=，係無法適當涵弱記二斤會產生的情況。

期間適當操作，妷此=日日片或系統通電期間之BI SR測試改變時，弱記憶體、單/當例如操作溫度或電壓之操作條件初始通電之後大幅：：了能開始故障。1 C㈣C之溫度在或BISR可輕易相至=非常普通的。因此，習知之BIST 故障之記憶體單元，其乃因為無法在 559824 五、發明說明（7) 測試操作期然而，偵測，其乃此測試係於產生。不幸將具有一個作條件改變就有可能開記憶體時，而言，這種欲入式記憶鑑於上要。這些方 BIS R操作已故障。這樣其他固線方系統而# 操作，而的條件下步驟期間則一旦操 ’弱單元確操作之之使用者用以修復法之需並消除在所導致之之測試或間對此單元進行讀寫。弱記憶體無法藉由習知之B IST或B I SR 因為弱記憶體單元將在測試期間正常通常存在於通電期間之較少充滿應力的是5如果藉由習知之B ISR而在通電或更多個弱記憶體單元之系統修復， (譬如，因IC或系統板之溫度的增加）始故障。當系統期望在BISR之後有正這將使整個系統產生故障。對於系統系統故障通常是不可接受的。因此，體之B I SR之使用係嚴格地受到限制。述問題，存在有改善内建自行修復方法應提供内建自行修復技術之優點，於通電時完成之後由於弱記憶體單元 ^種方法亦應可延伸至供雷射熔絲用法，用以減少確認弱單元之成本。【發明概要】廣義來說：本發明藉由提供一種BISR系統來滿足這些需求’此BISR系統使用—種應力時鐘信號，其且：脈衝寬度以允許偵測故障記愔# ^ g 有減V的丨忍體皁兀與弱記憶體蕈矛兩者。在一個實施例中，係揭露一括却格触^ ^菔皁70兩種δ己憶體之兩廡六肉3查白行修復之執行方法。内部時錆^ # Μ力内建自了無#唬係被提供作為在百體陣列使用，此記憶，體陣列可在$ / T ^ ρ ^為存取δ己隐 J 了存取在正常操作期間之冗餘

^^9824 五、發明說明（8) 記憶體單元。又，而於記憶體陣列上=ί自行測試係藉由使用應力時鐘信號具有比内部時鐘卢仃，其中應力時鐘信號之每個脈衝係内建自行測試所；;=個脈衝來得短的寬度。接著，由暫存器之記憶體區塊中]的：==址，係儲存於例如取操作係被重新定向至冗憶體位址之記憶體存中，内部時鐘，铐在：：餘5己憶體早兀。在某些實施例需要的讀取與決陣列之記憶體單元之所寫入時間之餘裕或容、’加至所需要的讀取與 μ , 人奋丨良（mar g 1 η)。由於：m 1 、其他因素可能的變化，最佳容限之=條操作條二之記憶體單元所需要的讀里可從記憶體陣 =每，衝減去容限…的情況：約==鐘信在正常記憶體存取操作期間被使用，而二主^ 2唬並在正常記憶體存取操作期間被使用。。"鐘信號係置。個實施例中，係揭露—種積體電路記憶體裝取—心路§己憶體裝置包含.-内部時鐘信號，用二存時鐘=餘記憶體單元；以及一應力時鐘信號，其中以 :短的寬度。此積體電路記憶體裝置更來 :以略，其籟由使用應力時鐘信號執行内建自行測試订谓測i輯部（例如暫存器），ί儲存由内建自行測試電路所、]的故障記憶體1位址。冗餘控制邏輯亦被包括在内第12頁

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其將對故障記憶體位址記憶體單元。如上所示列之記憶體單元所需要環境條件、操作條件與佳數量可從記憶體陣列時間之預期變化而導出大約等於内部時鐘信號於本發明之一個更建自行修復（BISR)系統 5虎與應力時鐘信號之記曰守鐘彳s號之每個脈衝係得短的寬度。BISR系統多工器，其能在内部時擇。BISR系統亦包含：力時鐘信號執行内建自内建自行測試電路所偵修復邏輯可包含儲存故故障記憶體位址之記憶單元之冗餘控制邏輯。之記憶體，.内部時的讀取與其他因素之記憶體。應力時之每個脈進一步的。BISR 系憶體時鐘具有比内更包含連鐘信號與内建自行行測試；測到故障障記憶體體存取操廿#嫖作重新定鐘信號係取決於寫入時間及容限之可能的變化，單元所需要的讀鐘信號之每個脈衝減去容限。實施例中，係揭統包含能產生内產生器。如上所部時鐘信號之每接至記憶體時鐘應力時鐘信號之測試電路，其藉以及修復邏輯，記憶體位址之軟位址之暫存器，作重新定向至冗向至冗餘記憶體陣 ’而由於容限之最取與寫入衝可以是露一種内部時鐘信示，應力個脈衝來產生器之間作選由使用應其執行由性修復。以及將對餘記憶體

具優點的是，本發明之實施例係能經由應力時鐘信號來俄測弱記憶體單元。本發明之實施例利用應力時鐘信號以在AS 1C之通電期間在ASIC記憶體之上執行高應力MSR。尤其，在ASIC之通電期間，BISR系統藉由使用應力時鐘信號（其有助於弱記憶體單元與故障記憶體單元之發現）來測

第13頁 559824 五、發明說明（ίο) 試記憶體核心。本發明之其他實施樣、態與優點將從配合藉以顯示本發明原理之附圖之下述詳細說明而得以更顯清楚。【較佳實施例之說明】

本發明揭露了關於確保記憶體之内建自行修復。為此，本發明之實施例提供了内建自行修復系統，其乃以高應力位準測試記憶體陣列，用以發現弱記憶體單元與故障記憶體單元。在下述說明中，提出許多具體細節以便能徹底理解本發明。然而，熟習本項技藝者將明白到，本發明可能在沒有某些或所有這些具體細節的情況下實現。在其他實例中’為了避免不必要地模糊本發明，並未詳細說明熟知的處理步驟。吾人已經從習知技術的角度說明圖1。圖2係為依據本發明之一實施例之具有高應力内建自行修復之嵌入式記憶體系統2 0 0的方塊圖。記憶體系統2 〇〇可在一個I c或s 0 C 上’或在系統板上完全實現。整個記憶體系統2 〇〇包含具有内建自行測試（B IST)電路2 0 4、暫存器2 〇 7之高應力内建自行修復（BI SR)系統202，以及冗餘控制邏輯20 8。南應力B I S R糸統2 0 2係用以自行修復欲入式記憶體 2 0 6 ’其乃被增強以供高應力測試用。一個時鐘2 1 〇係被提供至高應力BISR系統202與嵌入式増強記憶體206。高應力 BIS R系統2 0 2亦被提供以重置信號21 3與BI s R致能信號 214。又’修復旗標21 2係被提供作為來自高應力B丨SR系統

第14頁 559824 五、發明說明（11) 202 \輪出。ASIC 20 0之記憶體陣列2 06包含複數個冗餘記憶體單元，這些冗餘記憶體單元係用以置換在記憶體裝置 =測試期間被證明是有缺陷的記憶體單元。吾人應注意到冗餘記憶體單元係可設置在記憶體陣列2〇6之内，或在記憶體陣列2 0 6外部之AS IC上的另一個位置。在某些實施例中’冗餘記憶體可以出現在除AS 1C 200上以外的位置。 ^ 南應力B 1 SR系統2 0 2提供記憶體陣列2 0 6之高應力測试i其允許本發明之實施例發現弱記憶體單元與故障記憶體單元。在操作期間，BIST電路204以高應力模式（決定記憶體陣列之每個記憶體單元是否將在變化的場域條件下操作）^試記憶體陣列2〇6。尤其，BIST電路204輸出各種控、制信號、位址、以及用以在記憶體陣列2〇6上執行BIST的資料。 •又，BIST電路204接收來自記憶體陣列2〇β之輸出端子的輸出資料，決定記憶體陣列2〇6之任何記憶體單元是否為故障’並將測定結果輸出至暫存器2 〇 7。因此，β丨ST電路2 0 4可藉由前述操作測試出包括在記憶體陣列2 〇 6中的任何記憶體單元是否為故障。 BIST電路2 0 4更進一步決定在應力測試期間所發現之任何一個故障與弱記憶體單元是否為可修復的，並藉由使用修復旗軚2 1 2輸出此結果。修復旗標21 2表示記憶體是否 Z格或不合格。合袼之結果可表示沒有故障或弱記憶體單元存在，或表示故障或弱記憶體單元存在，但可藉由使用冗餘記憶體單元修復〃不合格之結果表示故障或弱記憶體

第15頁 559824 五、發明說明（12) 單元；在’且亦無法藉由使用冗餘記.憶體單元而修復。备可修復記憶體單元存在時， :聯的暫存：20 7可幫助資料改道至冗餘記憶體單輯】： H，對於每個被發現的故障或弱記憶體單元而言，暫存益207紀錄故障或弱記憶冑單元之提供=控制邏輯Μ，這有助於存取故障或弱心體ί 7G之改道。在記憶體存取操作期間，儲存於暫存器2 位址係用以使對故障位址之存取重新定向至非故障冗餘障位址。3己憶體存取位址係與暫存器207之内容作比較，如果匹配的話，則存取會重新定向至冗餘位址。重新定向係由 ^供正確位址給位址解碼器之冗餘控制邏輯208所提供，其因而被定址於一記憶體陣列20 6中。如前所述，高應 BISR系統202提供記憶體陣列2〇6之高應力測試，其允發明^實施例發現弱記憶體單元與故障記憶體單元，緊接著參考圖3而進行更詳細之討論。、圖3係為顯示依據本發明之一實施例之高應力β⑽ 統之基本信號30 0的信號圖。基本信號3〇〇包含外部時、號210、内部時鐘信號3G2、應力時鐘信號綱、㈣。時序信號30 6、以及弱單元時序信號3〇8。外冑時鐘2 為提供至ASIC之全局時鐘信號。内部時鐘信號3〇2係取決於記憶體陣列之記憶體單元所需要的讀取與寫入時間。具體言之，内部時鐘信號3 〇2之每個脈衝係被設計成能擁、足夠寬度’以允許在’記憶體單元之上執行讀取或寫入（較 559824 五、發明說明（13) 二者)。此外，一段容限係被添加至這段時間以允許變内σ卩時鐘彳§號3 〇 2之每個.脈衝大概等於必需埶 ΓΓ:取或寫入操作至記憶體單元加上容限、之時 ί佳條件、操作條件與其他因素之可能的變化，與窵可從記憶體陣列之記憶體單元所需的讀取間：佬用二’預期變化導出。在記憶體陣列之正常操作期係使用内部時鐘信號3 0 2。所豐ί = ΐ鐘信號304亦取決於記憶體陣列之記憶體單元巧要與寫入時間。然而，不像内部時鐘信號3〇2 r :节二肖鐘信號304並不包含容限t314。目1^，應力時 f之每個脈衝係大概等於内部時鐘3 0 2之脈衝減去 it τ ^ 314、。本發明之實施例係利用應力時鐘信號，以在

力Bist通：3全域重置期間，在ASIC記憶體之上執行高應。尤八，在ASIC之通電期間，BISR系統藉由使用^ 號3〇4(更詳細說明於後，其幫助發現弱記憶G 單元)來測試記憶體核心。在測試期間所 f見之故障與弱位址係儲存於暫存器中，並障或弱位址之存取重新定向至非故障冗餘位址。如^故 2係藉由提供正確位址給位址解碼器之冗餘控、1 t 進仃，其乃因而定址於記憶體陣列中。在某些产況下邏輯可能被埋在記憶體控制邏輯之内。月故障單元時序信號3 0 6表示用以執行讀取或寫入之特定故障記憶體單元所需要的時間。如圖3所示，故障單J 306於點31 6完成讀取·或寫入操作。然而，點316發生在點 559824 五、發明說明（14) 310之後，其係，内部時鐘3〇2之下降緣。因此，不管應力時鐘3 04或内部時鐘3 〇2是否用以執行測試，故障單元3〇6將習，之61別與813?電路在傳統上係使用例如内 #時里02之信號以執行記憶體測試。甚至在習知之旧“ 或BIST使用增加的應力電壓以執行測試時，這亦是真實的。因此，習知之BISR與BIST電路常能偵測例如單元3〇6 之仏準的故障兄憶體單元。然而，並未藉由使用習知之 BISR或BIST技術來偵測例如單元3〇8之弱記憶體單元。

如圖3所示’弱記憶體單元3〇8於點318完成讀取或寫入’而點318發生在内部時鐘3〇2上之點31〇之前。然而，在實地操作期間，操作條件的變動會導致有效消除容限扒“之AS 1C的改變，從而要求記憶體讀取與寫入操作在點 311 (大概等於點31 0減去容限t314)之前完成。在這些情況下’因為弱記憶體單元3〇8於點318(產生在内部時鐘3〇2上之點31 1之後）完成讀取或寫入，所以弱記憶體單元3〇8將故障。因此，因為習知之BISR與6137電路使用正常的内部時鐘以執行記憶體測試，所以習知之BISR與BIST電路並不能偵測例如弱單元308之弱記憶體單元。

具優點地，本發明之實施例係能經由應力時鐘信號 3 〇 4來偵測弱記憶體單元3 〇 8。本發明之實施例係利用應力時鐘信號304，用以在ASIC之通電期間在ASIC記憶體之上執行高應力BISR。尤其，在ASIC之通電期間，BISR系統藉由使用應力時鐘信號3〇4(其幫助發現弱記憶體單元308與故障記憶體單元30 6 )來測試記憶體核心。

第18頁 559824 五、發明說明（15) 因為弱記憶體單元3 〇 8於點3 1 8完成讀取或寫入，所以本發明之實施例將偵測弱記憶體單元308，而點318發生在應力時鐘信號3 〇 4之下降緣（點3 1 2 )之後。因此，藉由使用應力時鐘信號304以執行BISR，本發明之實施例能偵測並修復故障記憶體單元與弱記憶體單元兩者。為了提供内部時鐘信號3 0 2與應力時鐘信號3 〇 4兩者，本發明之實施例係利用能提供兩個記憶體時鐘信號之記憶體控制電路。圖4係為顯示依據本發明之一實施例之能提供除正常内部時序信號以外之額外「受應力」内部時序信號之記憶體控制電路4 0 0的方塊圖。記憶體控制電路4〇〇包含一個記憶體時鐘產生器402，其乃經由第一缓衝器4〇4與第二缓衝器406而連接至多工器4〇8。記憶體時鐘產生器4〇2能經由第一緩衝器404而將内部時鐘信號3〇2提供給多工器408，並此經由第二緩衝器4 〇 6將應力時鐘信號3 〇 4提供給多工器 408 。、。

在操作中，記憶體控制電路4〇〇經由取決於應力測試接腳41 0之狀態的輸出41 2，而將内部時鐘信號3 〇 2或應力時鐘信號304提供給記憶體核心。具體言之，在Asic ^通電或重置期間，應力測試接腳41 〇係被設定成藉由使用多工器40 8以選擇應力時鐘信號3〇4。在測試與更新暫存器之後，應力測試接腳41〇係被設定成在記憶體核心之正作期間選擇内部時鐘信號3 〇 2。依此方式，本發明之實施例會在B I SR期間以較高應力位準測試記憶體，以後在記憶體核心之正常操作期i間在内部時鐘信號之下操作。

五、發明說明（16) 圖5係為顯示依據本發明之一力内建自行修復之方法5 00的流 j之用以執行高應執行預處理操作。預處理操 —在開始操作502中，的脈衝長度，選擇供BIST測試用Is己憶體存取所需要項技藝者將明白的預處理操作。°里，以及其他熟習本在BIST麵作5〇4中，〆〇□ ^ , 憶體單元是否將在變化的場域(件車列之每個記列。尤其，BIST電路輸出各種控；J作)測試記憶體陣在記憶體陣列上執行BIST的資料=魂、=以及用以記憶體陣列之輪出沪；从认? X ’ BIST電路接收來自何記憶決定記憶體陣列之任因此，聽電測定結果輸出至暫存器。體單元是否為故障。、 ^ °己隐體陣列中的任何記憶應力時鐘信號係取決於要的讀取與寫入時而°己=:列之記憶體單元所需力時鐘信號並不部時鐘信號的是，應衝大概等於内部時鐘之脈衝減去容^ 之母個脈用應力時鐘信號，以在Αςπ咸去今限。本發明之實施例利热—一處ADT SASIC之通電期間在ASIC^^舻夕μ 執饤南應力BISR。*上所述：二。己隐體之上體’係可以幫助弱記侉體單开f力時U號測試記憶 Α ψ ^ u厲體早兀與故障記憶體單元之發現。限之AS 1C的改變，你而並七反動會導致有效消除容常操作條件之下更求；憶體讀取與寫入操作比在正下更决凡成。在這些應力條件下，弱記憶體 559824 五、發明說明（17) 單元將故障。

接耆在操作5 〇 6中，作出關於母個故障或弱記憶體單元是否為可修復的決定。BI ST電路決定在應力測試期間所發現之任何一個故障與弱記憶體單元是否為可修復的，並藉由使用修復旗標輸出此結果。修復旗標表示記憶體是否合格或不合格。合格的結果可表示沒有故障或弱記憶體單元存在’或表示故障或弱記憶體單元存在，但它們係可藉由使用冗餘記憶體單元修復。不合格的結果表示故障或弱記憶體單元存在，且藉由使用冗餘記憶體單元亦是不可修復的。如果特定記憶體單元不是可修復的，則在操作5 〇 8 令旦布A S IC為不可用的。如果所有故障或弱記憶體單元都是可修復的，則方法500係以暫存器規劃操作51〇持續進行。

在暫存器規劃操作510中，BISR暫存器係以故障與弱儿位置來規劃。當可修復記憶體單元存在時，與冗餘控制邏輯相關聯的暫存器會幫助資料改道至冗餘記憶體單 =。本質上，對於每個被發現的故障或弱記憶體單元而 :L暫存器紀錄故障或弱記憶體單元之位置，並將那個資汛提供給冗餘控制邏輯，這有助於存取故障或弱記憶體單操# 了，f刼作5 1 2中，AS 1 C係藉由使用修復的記憶體而 , "己憶體存取操作期間，儲存於暫存器中的故障位 =係用=⑷章位址之存取重新定向至非故障冗餘位 §己憶體存取位址噢暫存器之内容作比較，…口果匹

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f的話，則存取會重新定肖至冗餘位址。重提：：確位址給位址解碼器之冗餘控制邏輯而n: 而被疋址於一記憶體陣列中。仃，其因後處理操作係在操作514中執行。後處理碼吞己憶體存取請纟，以及其他熟習本項技蔽者將包括占解後處理操作。具優點地’本發明之實施例；能經：：= ΐί號體單元。本發明之實施例利用應二 =。4ASIC之通電期間在㈣記憶體之上執行高應力 _ J-個實施例本發明之技術之最佳配置與利用係二個j用個產生裔而實現。產生器通常應被認為是包含 :別ί ΐ f個產生胃，每個產生器可為一項特定任務而被 .J.最佳化。舉例而言，這種任務或子任務可包括：產门應力内建自行修復系統（例如圖2所示）以與記憶體置一起使用。圖6A係為顯示依據本發明之一實施例之例示簡化的記隐體^生器之圖形使用者介面（G UI )前端6 〇〇的方塊圖。例不，記憶體產生器GUI 6 0 0顯示用以將參數輸進資訊襴6〇2 以定義特定記憶體應用之一個視圖。廣義來說，記憶體產生器檢查輸入資料之正確並執行適當的產生器以定義記憶體應用。在利用GU I前端視圖6 0 0接收資料之後，本發明之實施例之記憶體產生器後端利用記憶體產生器來處理資料’如緊接著參考圖6β所說明的。圖6Β係為顯示依，據本發明之一實施例之例承的記憶體

第22頁 559824 五、發明說明（19) 產生器後端6 5 0之方塊圖。記憶體產生器後端65〇包含xpAR 程序65 2、鋪究式（tiling)引擎654、Bif ilator 程序65 6， CDLGEN程序6 64、以及單元庫666。一般而言，這些程序一起作用’以為特定記憶體應用程式產生LEF模型658、 GDSII模型66 0、以及spice模型6 62 °LEF模型658包含位置與路徑資訊，其係由選路器所利用以製造積體電路。 GDSII模型66 0包含光罩佈局，並由半導體晶圓代工廠所利用。SPICE模型662包含記憶體應用程式之電路互連定義、操作特性、以及示意圖。因此，設計者可使用供交互確認用之此應用程式的SPICE模型。如上所述’例示的記憶體產生器後端6 5〇處理經由GU ^ 前端60 0所接收到的資料。具體而言，xpAR程序652將利用儲存於單元庫中的特定單元佈局所需要的規則予以包封。然後’ 4些規則與供記憶體應用程式用的參數資料，係一起為了最佳化與單元配置而被提供至鋪瓷式引擎654。藉由區別XPAR程序6 5 2之函數與鋪瓷式引擎654之那些函數，個別規則可在不需要改變時序引擎6 54中所利用之函數與配置演算法而為特別應用程式作改變。

Bifilator程序656產生一個在特定裝置或記憶體陣列周圍之界面。一般而言，在RAM上可能存在有超過一千個用以以RAM作為介面之路由點或發送點。因此，當使用者改變RAM之配置時，整個路由構造可能改變，而需要高度重新規劃。為了處理這個問題，f丨lat〇r程序建構一個在RAM周圍之界面，使用者可在不需要設定每個路由點

第23頁 559824 五、發明說明（20) 的情況下使用此介面以與RAM連接。本發明可能藉由使用任何型式之積體電路邏輯、狀態機’或驅動軟體電腦實現操作而實現。舉例而言，依據本發明之一個實施例，根據設計與合成程式之硬體記述語言 (HDL) ’可能用以設計適當執行資料並控制操作所需要的石夕日日片層級（silicon-level)電路。舉例而言，vhDL@硬體記述語言係可從New Y〇rk之ieee取得的，而New 丫01^可能用以設計適當的邏輯電路。本發明可採用各種電腦實現操作，其包括儲存於電腦系統中的資料以驅動電腦周邊裝置（亦即以軟體驅動器之型式）。這些操作係為那些需要物理數量之物理控制的 ΐ二通！丄雖然並不需但這些數量係採用能被儲存、、傳輸、釔口、比較、否則受到操控之電性或磁性信號之3 式。又，一般認為所執行之控制係為例如產形定、或比較之用語。 μ確涊、決，但吾人將明現某種程度的示的而非限制，但可能在以化0 雖然為了清楚理解已詳細說明上述發明白到可能在以下申請專利範圍之範疇之内實改變與修改。因此，本實施例係被視為是例的，且本發明並未受限於於此所提供的細節下申請專利範圍之範鳴與等效設計之内作變

第24頁 559824 圖式簡單說明本發明與其更進一步的優點，係可參考配合附圖之下述說明而得到最佳理解，.其中：圖1係為顯示習知之嵌入式記憶體之示意圖；圖2係為顯示依據本發明之一實施例之結合高應力測試能力用以確認弱單元之内建自行修復的方塊圖；圖3係為顯示依據本發明之一實施例之高應力B I SR系統之基本信號的信號圖；圖4係為顯示依據本發明之一實施例之能提供除正常内部時序信號以外之額外「受應力」内部時序信號之記憶體控制電路的方塊圖；圖5係為顯示依據本發明之一實施例之用以執行高應力内建自行修復之方法的流程圖；圖6A係為顯示依據本發明之一實施例之例示簡化的記憶體產生器之圖形使用者介面（GUI)前端的方塊圖；以及圖6B係為顯示依據本發明之一實施例之例示的記憶體產生^5後端的方塊圖。【符號之說明】 1 0 0〜記憶體核心 1 0 2〜記憶體陣列 1 0 4〜X解碼電路 1 0 6〜y解碼電路 1 0 8〜控制電路 1 0 9〜感測放大器1

第25頁 559824 圖式簡單說明 11 0〜記憶體單元 11 2〜記憶體單元 113〜I/O電路 2 0 0〜嵌入式記憶體系統 20 2〜高應力内建自行修復（BISR)系統 2 0 4〜内建自行測試（BIST)電路 2 0 6〜記憶體陣列 20 7〜暫存器 2 0 8〜冗餘控制邏輯 21 0〜外部時鐘信號 21 2〜修復旗標 2 1 3〜重置信號 214〜BISR致能信號 30 0〜基本信號 3 0 2〜内部時鐘信號 3 0 4〜應力時鐘信號 30 6〜故障單元時序信號（故障記憶體單元） 30 8〜弱單元時序信號（弱記憶體單元） 31 0〜點 31卜點 31 2〜點 3 1 6〜點 31 8〜點 40 0〜記憶體控制’電路

第26頁 559824 圖式簡單說明 4 0 2〜記憶體時鐘產生器 40 4〜第一緩衝器 -40 6〜第二緩衝器 40 8〜多工器 41 0〜應力測試接腳 41 2〜輸出 5 0 0〜方法 5 0 2〜開始操作 50 4〜BIST操作 5 0 6〜操作 5 0 8〜操作 51 0〜暫存器規劃操作 5 1 2〜操作 51 4〜操作 6 0 0〜記憶體產生器GUI 6 0 2〜資訊欄 6 5 0〜記憶體產生器後端 65 2〜XPAR程序 65 4〜鋪瓷式引擎 656 〜Bifilator 程序 65 8〜LEF模型 66 0〜GDSII模型 66 2〜SPICE模型 6 6 4〜CDLGEN程赓

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Claims

559824 六、申請專利範圍 1 · 一種記憶體之高含下述操作：提供用以存取一記谗體陣列在正常操作期藉由使用一應力時，其中該號之每個記憶體區體位址；障記憶體數個冗餘專利範圍行方法，專利範圍行方法，數個記憶内建自行測試 I系内部時鐘信儲存由一熬個故障記憶將該等故新定向至該複 2·如申請自行修復的執 3·如申請自行修復的執擦體陣列之複間。 4·如申請自行修復的執取決於加至該讀取與寫入日夺 5·如申請自行修復的執之變化，最佳專利範圍行方法，容限之'一應力内建自行，修復的執行方法，包憶體陣列之一内部時鐘信號，該記間存取複數個冗餘記憶體單元；鐘信號’於該記憶體陣列上執行一應力時鐘信號之每個脈衝係具有比脈衝來得短的寬度；塊中之内建自行測試所偵測到的複以及位址之該複數個記憶體存取操作重記憶體單元。第1項所述之記憶體之高應力内建其中該記憶體區塊係為一暫存器。第1項所述之記憶體之高應力内建其中該内部時鐘信號係取決於該記體單元之所需要的讀取與寫入時專利範圍第3項所述之記憶體之高應力内建行方法，其中該内部時鐘信號係更進一步地記憶體陣列之複數個記憶體單元之所需要的間之一容限（margin)。第4項所述之記憶體之高應力内建其中由於環境條件與操作條件可能數量可從該記憶體陣列之該等記憶

559824 六、申請專利範園體單6兀：需的讀取與寫入時間之預期變化導出。自；r修德ΠI請專利範圍第5項所述之記憶體之高應力内建大:i於諸執行方法，其中該應力時鐘信號之每個脈衝係、、7 ^ μ内部時鐘信號之每個脈衝減去該容限。白杆体痛ί叫專利範圍第6項所述之記憶體之高應力内建卜P : 尨執行方法，其中該應力時鐘信號並未在正常記憶體存取操作期間被使用。记自杆^ ΐ專利範圍第7項所述之記憶體之高應力内建 = 用其中該内部時鐘信號係在正常記憶 9 · f積體電路記憶體裝置，包含·· 陣列：信號，用以存取一記憶體陣列，該記憶體一吊知作期間存取複數個冗餘記憶體單元；屬於信號，*中該應力時鐘信號之每個脈衝係、一 '^内°卩時鐘信號之每個脈衝來得短的寬产. 行；試料’其藉由使用該應力“信號執數個憶=由=建自行測試電路所偵測到的複憶體：：ϊ:ί輯二其對該等故障記憶體位址之複數個記心，、乍重新定向至複數個冗餘記憶體單元。置，其中專利範圍第9項所述之積體電路記憶體裝記憶體單^ =時鐘信號係取決於該記憶體陣列之複數個己11體单70之所需要1的讀取與寫入時間。

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置二如二請=範圍第10項所述之積體電路記憶體裝俨瞌二中：時信號係更進-步取決於添加至該圮情體^之複數個記憶體單元之所需要的讀取與寫置，1申/Λ利範圍第11項所述之積體電路記憶體裝之-：曰W:兄條件與#作條件可能之變化’最佳容限 2數I可從该記憶體陣列之該等記憶體單元所需的讀取與寫入時間之預期變化導出。 13.如申請專利範圍第12項所述之積體電路記憶體裝 =二其中該應力時鐘信號之每個脈衝係大約等於該内部時鐘^號之每個脈衝減去該容限。 1 4 ·如申請專利範圍第1 3項所述之積體電路記憶體裝、，其中該應力時鐘信號並未在正常記憶體存取操作期間被使用，且其中該内部時鐘信號係在正常記憶體存取操作期間被使用。 1 5 ·如申請專利範圍第1 4項所述之積體電路記憶體裝置，其中該積體電路記憶體裝置係藉由使用一產生器而計出。 16. —種内建自行修復（BISR)系統，包含：一記憶體時鐘產生器，能產生一内部時鐘信號與一應力時鐘信號，其中該應力時鐘信號之每個脈衝具有比該内部時鐘信號之每個脈衝來得短的寬度；邏輯部，連接至該記憶體時鐘產生器，該邏輯部能在該内部時鐘信號與一4應力時鐘信號之間作選擇.；

559824 六、申請專利範圍一内建自行測試電路，其藉由使用該應力行一内建自行測試；以及鐘信號執修復邏輯，其執行由該内建自行測試電路數個故障記憶體位址之軟性修復。谓測到複 17·如申請專利範圍第16項所述之^別系修復邏輯包含儲存複數個故障記憶體位址之一暫存器中該 1 8 ·如申請專利範圍第1 7項所述之B ISR系統，子^ 修復邏輯更包含冗餘控制邏輯，其將對該等故障呓憶该，之複數個記憶體存取操作重新定向至複數個冗餘記早^0。 1 9 .如申請專利範圍第丨8項所述之3丨SR系統，其中談内部時鐘信號係取決於該記憶體陣列之複數個記憶體單^ 之所需要的讀取與寫入時間。 ’平疋 2〇·如申請專利範圍第19項所述之…別系統，其中該内部時鐘彳s號係更進一步取決於添加至該記憶體陣數個記憶體單元之所需要的讀取與寫入時間之一容限。 21·如申請專利範圍第2〇項所述之BISR系統，其中由於環境條件與操作條件可能之變化，最佳容限之一數量可從該記憶體陣列之該等記憶體單元所需的讀取與之預期變化導出。 f間 22·如申請專利範圍第21項所述之BISR系統，其中該應力時鐘信號之每個脈衝係大約等於該内部時鐘信個脈衝減去該容限。 23·如申請專利範圍第22項所述之BISR系統，其中該

第32頁 559824 六、申請專利範圍 BISR系統係藉由使用一產生器而設計出 1ΒΪ 第33頁