TW559809B - Memory control chip, control method and control circuit - Google Patents

Description

559809 五、發明說明（1) 本發明是有關於一種記憶體電路，且特別是有關於一 種記憶體控制晶片、控制方法及控制電路。 現今之一般個人電腦（簡稱PC)系統中，主要是由主機 板、界面卡、與週邊設備等所組成，而其中之主機板可說 是電腦系統的心臟。在主機板上，除了有中央處理單元 (Central Processing Unit，簡稱CPU)、記憶體控制晶 片、及可供安裝界面卡的插槽外，尚有數個可供安裝記憶 體模組的記憶體模組插槽（M e m 〇 r y m 〇 d u 1 e s 1 〇 t)，其可依 使用者的需求，安裝不同數量的記憶體模組（Memory module) ° 一般在個人電腦中所使用之記憶體，有同步動態隨機 存取記憶體（Syn chronou s dynam i c random acc ess memory，簡稱SDRAM)，和雙倍資料速率動態隨機存取記憶 體（Double data rate dynamic random access memory， 簡稱DDR DRAM)。其中，SDRAM係參考系統時脈的上升緣或 下降緣來進行資料的存取操作，而])])^ DRAM則為參考系統 時脈的上升緣及下降緣來進行資料的存取操作，以達雙倍 於系統時脈頻率之資料傳輸速率。 目前市面上發展的DDR DRAM記憶體模組係使用符合 JEDEC標準之184腳位規格之記憶體模組插槽，其提供之資 料訊號腳位為64位元寬，與記憶體控制晶片之6 4位元寬度 匯流排正好相符。因此，每一記憶體模組即可定義為一個 記憶組（Memory bank)，每次記憶體控制晶片即可存取64 位元寬的資料。為了增加記憶體定址空間及保留記憶體擴

9098 twf .pul 第4頁 559809 五、發明說明（2) 、 充之彈性，主機板中通常會有數量不等之記憶體模組插 槽’用以分別插置記憶體模組，而不同的記憶體模組插槽 即可代表不同記憶組（M e m 〇 r y b a n k )之記憶體模組。 請參考第1圖所示，其係顯示一種習知之記憶體控制 電路。此電路包括：記憶體控制晶片丨丨〇、時脈緩衝器 $ 1 4 0、第一記憶體模組丨2 〇及第二記憶體模組丨3 〇。上述第 一 A憶體模組1 2 0及第二記憶體模組1 3 〇係屬於不同兩記憶 組之記憶體模組插於記憶體模組插槽（未繪示）上用以和記 憶體控制晶片1 1 〇達成資料的存取。此外，由於此記憶體 控制晶片110之資料訊號腳位（DATA)為64位元寬，而第一 吕己憶體模組1 2 0及第二記憶體模組丨3 〇之資料訊號腳位3D1 及SD2亦為64位元寬，所以記憶體控制晶片丨丨〇可使用6 4位 疋寬度之資料匯流排11 5來分別存取各個記憶體模組中的 資料。如圖所示，記憶體控制晶片丨丨〇之時脈產生腳位 (DCLK0)連接至時脈緩衝器之時脈輸入端（CK丨），用以 增強時脈訊號之驅動能力，再以時脈缓衝器1 4 〇之時脈輸 出端（CK01 )來輸出時脈訊號用以同時驅動第一記憶體模組 1 2 0以及第二記憶體模組丨3 〇 (此時脈緩衝器丨4 〇所輸出時脈 訊號最多可用以驅動4組記憶體模組）。因此，時脈訊號可 傳送至第一記憶體模組丨2〇與第二記憶體模組丨3 〇作為資料 存取時之參考時脈訊號。而時脈緩衝器丨4 〇之時脈回饋輸 出端（CK02)則將時脈訊號傳送回記憶體控制晶片j丨〇之時 脈回饋輸入端（DCLKI)。在記憶體控制晶片11〇内有一鎖相 迴路（未繪示），用以調整時脈訊號輸出端（DCLKO)所送出

909tStw! pid 第5頁 559809 五、發明說明（3) 〜-- 之時脈相位。由於記情> . ^ U體抵組插槽上之記憶體模組的資料 號腳位為64位元寬，故火 L 故當記憶體控制晶片11 0之時脈產 生腳位（DCLK0)送出時脈邙咕 , + τ職矾唬，並配合一位址來以存取任 一纟己憶體模組時，代表莫-欠 ^ 一 衣者賁料匯流排11 5上可能出現有6 4 1 ^貝料變化’而在資料匯流排丨1 5上的資料變化將導 至Z 體控制晶片的資料訊號腳位（DΑτA)會出現大量雜 訊，例如是同時切換輸出（Simultane〇us Switch

Output，簡％SS0)雜訊。為了克服此一問題，故必須於記 控制晶片11 〇中靠近資料訊號腳位（datA)的地方安排 井夕電源/接地腳位’以增加資料訊號腳位（DATA)變化時 的充放電路徑來快速排除雜訊，並使得雜訊控制在允許之 範圍内。 ♦ a Ϊ著半導體科技的發展’中央處理單元運算能力的進 =可明一日千里。因此，個人電腦中記憶體控制晶片的匯 々,L排寬度也必須加以擴充，以便與中央處理單元的運算能 力相配合。 明參照第2圖，其所繪示為習知在1 2 8位元寬度架構下 的記，憶體控制電路。在此架構下，1 28位元的資料匯流排 \55係由二個記憶體模組162與164各提供64位元的資料訊 號二並且’此架構的主機板至少需插入偶數個記憶體模組 才心夠運作。如圖所示，此電路包括：記憶體控制晶片 150、時脈緩衝器180、第三記憶體模組162及第四記憶體 模、、且1 6 4 °而上述第三記憶體模組1 6 2及第四記憶體模組 1 Μ則被疋義為相同的記憶組（Memory bank ) 1 6 0插於個別

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第6頁 559809 五、發明說明（4) 的記憶體模組插槽（未繪示）。由於此記憶體控制晶片1 5 0 之匯流排資料訊號腳位（D A T A)為1 2 8位元寬，而第三記憶 體模組162及第四記憶體模組164之資料訊號腳位SD1及SD2 總和為1 2 8位元寬，所以記憶體控制晶片1 5 0可使用1 2 8位 元見度之 > 料匯流排1 5 5來同時存取相同記憶組（μ e m 〇 r y bank) 1 60中記憶體模組1 62與164的資料。在此架構之下， 記憶體控制晶片1 5 0之時脈產生腳位（DCLK0)連接至時脈緩 衝器180之時脈輸入端（CKI) ’用以增強時脈訊號之驅動能 力，再以時脈緩衝器180之時脈輸出端（CK01)來輸出時脈 訊號用以同時驅動第二記憶體模組1 6 2以及第四記憶體模 組1 64。因此，時脈訊號可傳送至第三記憶體模組丨62與第 四記憶體模組1 6 4作為資料存取時之參考時脈訊號。而時 脈緩衝器180時脈回饋輸出端（CK02)則將時脈訊號傳送回 記憶體控制晶片1 5 0之時脈回饋輸入端（DClk I )，用以供記 憶體控制晶片11 0調整時脈產生腳位（DCLk〇)所送出之時脈 相位。 以新的1 28位元寬之DDR DRAM記憶體模組而言每一文 的存取最多會造成資料匯流排1 5 5上1 28位元的資料變化X， 可想而知，在資料訊號變化時，處理丨28位元資料訊號的’ 記憶體控制晶片11 0在資料訊號腳位（DATA)所出現的^ a 必定會比處理64位元資料訊號的記憶體控制晶片在資料^ 號腳位所出現的雜訊要大了許多。因此，以相同之時所/ 號來同時存取1 2 8位元之資料，勢必得要增加許多的 接地腳位，安排於資料訊號腳位（DATA)附近，以降低其雜

559809 發明說明（5) 訊。然而，為了避免大幅增芻 ( 110採用37. 5·木37. 5_之包f@心’記憶體控制晶片 無法安排足夠的電源/接地=，而二，數的限制’實 排不足，則又將難以克服電源/接地腳位數安 法及，Ϊ發明提供一種記憶體控制晶[控制方 ‘ f Γ ί 於較少之電源/接地腳位數安排之 下，克服雜訊之問題。 為達上述及其他目的， 片’用以存取一記憶組中之 Μ料sfL號腳位’每^一組資料 個3己憶體模組一組資料訊號 位’輸出對應的時脈訊號輸 輸入腳位。其中，所有的時 在一預定相位差。 本發明提供一種記憶體控制晶 多個記憶體模組，包括：多組 訊號腳位皆可對應連接至每一 腳位。以及，多個時脈產生腳 入至母一個記憶體模組的時脈 脈信號具有相同頻率且彼此存

本發明另提供一種記憶體控制方法，用以控制同一 記憶組中之多個記憶體模組，包括下列步驟：首先，提供 夕組晶片資料訊號腳位，每一組晶片資料訊號腳位皆可對 應連接至每一個記憶體模組的一組資料訊號腳位。接著， 提供多個時脈訊號對應輸入至每一個記憶體模組的時脈輪 入腳位，使得每一個記憶體模組可皆可根據對應的時脈訊 號來作記憶體模組之資料存取，其中，所有的時脈信號具 有相同頻率且彼此存在一預定相位差。接者，根據時脈气 號，依序由不同組的晶片資料訊號腳位來作每一個記憶體 模組所對應之組資料訊號腳位之資料存取。

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559809 五、發明說明（6) 此外，本發明亦提供一種記憶體控制電路，包括：多 個記憶體模組，每一個記憶體模組皆具有一時脈輸入腳位 與一組資料訊號腳位，其中，這些記憶體模組係為同一記 憶組。以及，一記憶體控制晶片，具有多組資料訊號腳 位，每一組資料訊號腳位皆可對應連接至每一個記憶體模 組的一組資料訊號腳位，並且具有多個時脈產生腳位，輸 出對應的時脈訊號至每一個記憶體模組的時脈輸入腳位。 其中，所有的時脈信號具有相同頻率且彼此存在一預定相 位差。 為讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下： 圖式標號之簡單說明：· 11 0、1 5 0、2 1 0 記憶體控制晶片 1 1 5、1 5 5 資料匯流排 1 2 0 第一記憶體模組 1 3 0第二記憶體模組 140、180、24 0 時脈緩衝器 1 6 0、2 2 0 記憶組 1 6 2 第三記憶體模組 1 6 4 第四記憶體模組 2 1 2第一資料匯流排 2 1 4 第二資料匯流排 2 2 2 第五記憶體模組

9098iwf pid 第9頁 559809 五、發明說明（7) 22 4第六記憶體模組 實施例 · 請參考第3圖所示，其係顯示楫據本發明較佳實施例‘ 在1 28位元寬度架構下之一種記憶體控制電路。此電路包 括：記憶體控制晶片2 1 0、時脈緩衝器24〇、第五記憶體模 組222及第六記憶體模組224。而上述第五記憶體模組2 22 及第六記憶體模組224則被定義為相同的記憶組（Mem〇ry bank) 2 20插於個別的記憶體模組插槽（未繪示）。 由於此記憶體控制晶片21 〇之匯流排資料訊號腳位 (DATA1與DATA2)為128位元寬，而第五記憶體模組222及第 六A憶體模組22 4之資料訊號腳位3])][及8])2總和為丨28位元 寬，所以記憶體控制晶片2 1 〇可使用丨2 8位元寬度之資料匯 流排來存取相同記憶組2 2 0中記憶體模組222與2 24的資 料。其中’第一組晶片資料訊號腳位（DATA1 )連接至第五 記憶體模組2 22之第一組資料腳位（31)1)，並以64位元寬度 的第=貝料匯流排2 1 2來存取。而第二組晶片資料訊號腳 位（D A T A 2 )連接至第六記憶體模組2 2 4之第二組資料腳位 (SD2) ’並以64位元寬度的第二資料匯流排214來存取。 由圖上可知’記憶體控制晶片2丨〇之第一時脈產生腳 位（DC LKOL)會輸出一第一時脈，而第二時脈產生腳位 (DCUOH)會輸出一第二時脈。此二時脈分別輸入至時脈緩 衝器24 0之第一時脈輸入端（CKI丨）與第二時脈輸入端 (C K I 2 )用以4強時脈訊號之驅動能力，再以時脈緩衝器

cX)98twf. ptd 第10頁 559809

240之第一時脈輸出端（CK01 )與第-拄献认 分別輸出第-時脈訊號與第二時第“時:; 輸/端(C κ 0 2)來 222的時脈輸入腳位(CK1)以及第;η己憶體模組 久乐/、5己憶體模組2 24的時脈 輸入腳位（CK2)。因此，第五記憶體模組222以及第六記 體模組224可分別參考第一時脈以及第二時脈來達成-之存取。 、 再者，時脈緩衝器2 40第一時脈回饋輸出端（CK〇u)與 第二時脈回饋輸出端（CK012)則分別將第一時脈時脈訊號 與第二時脈訊號傳送回記憶體控制晶片21 〇之第一時脈回 饋輸入端（DCLKIL)與第二時脈回饋輸入端（dclkIH)，用以 供§己憶體控制晶片21 0來個別調整第一時脈產生腳位 (DCLK0L)及第二時脈產生腳位（DCLK0H)所送出之時脈。 由於電源/接地腳位數目受限於記憶體控制晶片採用 37· 5mm*37· 5mm之包裝，在此我們將相同週期時間的第一 時脈信號與第二時脈信號，以一預定相位差的方式，分別 由第一時脈產生腳位（DCLK0L)與第二時脈產生腳位 (DCLK0H)送出（如第4圖所示第一時脈產生腳位（DCLK0L)與 第二時脈產生腳位（DCLK0H)所送出的二個時脈信號存在1 一 相位差A)。 亦即，第五記憶體模組222與第六記憶體模組2 24係個 別參考第一時脈信號與第二時脈信號，因此第一資料訊號 21 2與第二資料訊號2 1 4係在不同時間被記憶體控制晶片 210所存取，由於每次存取最多僅會有64位元的變化（第一 資料匯流排2 1 2或者第二資料匯流排2 1 4上的資料變化），

9098twf.ptd 第11頁 559809 五、發明說明（9) 因此就可利用就較少雷、、馬/ 4 下分兩次消除6 4位；：Ϊ /二腳:導= 變化。曰力W'/接地腳位數目來消除128位元的資料 = 腳位與時脈產生腳位並非限定於兩 二二寬之記憶體控制晶片，都可隨時調整 腳產生複數個時脈信號對應控制晶片資 腳位所存取資料訊號即可。而在預定相位差（相位 差A)的設計方面，以DDR DRAM來說，係參考時脈的上升 =降緣來進行資料的存取操作，因此預定相位差（相位 A而控制在小於1 / 2週期，例如丨/ 4週期時間或丨/ 8週期 時間丄其中以1/4週期時間為最佳，因第一資料訊號21 2與 第一為料汛號2 1 4產生資料變化間隔最大，因此ss〇可有效 控制在一定範圍之内。 > 另外，在ό己憶體模組數量不多的情況下，亦可直接將 第一時脈產生腳位（DCLK0L)直接連接至第五記憶體模組 222的時脈輸入腳位（cki)。而第二時脈產生腳位（DCLK〇I}) 直接連接至第六記憶體模組224的時脈輸入腳位（CK2)。如 此’亦可以達成使用具有一預定相位差的二個時脈來存取 同一記憶組（Ban k )中的二個記憶體模組。 依照本實施例，此第一時脈與第二時脈之頻率例如為 133MHz或]66MHz。當第一時脈與第二時脈之頻率為133MHz 時’第一資料匯流排2 1 2與第二資料匯流排2 1 4上之資料傳

9098tut ptd 第12頁 559809 五、發明說明（10) 輸速率為266MHz，預定相位差設定為第一時脈之1/8週期 即可有效控制雜訊於一預定範圍之内。當第一時脈與第二 時脈之頻率為1 6 6MHz時，其第一分組資料訊號腳位 (DATA1 )與第二分組資料訊號腳位（DATA2)上之資料傳輪速 率為33 3MHz，預定相位差設定為第一時脈之丨/4週期時即 可有效控制雜訊於一預定範圍之内。 、故知，由於本發明提供之一種記憶體控制晶片、控制 方法及控制電路，已將原參考相同時脈之匯流排資料，改 為參考具有一預定相位差之不同時脈。因此，至少呈 下之優點： a Μ 所以產生之同時 1 ·因同時產生變化之資料量減少了 切換雜訊（s S 0)也降低了。 2.可以較少之電源/接地腳位數安排，即可克服雜 之問題’故可大幅降低製造成本。 ” ° 雖然本發明已以一較佳實施例揭露如上乂 以限定本發明，任何熟習此技藝者， :二、卜用 神和犯圍内，當可作各種之更動鱼 m t 積 遵牵巳圍备視後附之申請專利範圍所界定者為準。I月之保

9098twf.pid 第13頁 559809 圖式簡單說明 第1圖係顯示一種習知之記憶體控制電路； 第2圖係繪示在1 2 8位元寬度架構下的記憶體控制電 路； 第3圖係顯示根據本發明較佳實施例之一種記憶體控 制電路；以及 第4圖係顯示根據本發明較佳實施例之時脈時序圖。

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Claims (1)

1. 559809 ------ 六、申請專利範圍 1 · 一種記憶體控制晶片，用以存取一 個記憶體模組，至少包括： 子取4組中之複數 複數組資料訊號腳位，每一纟眘 連接至每一兮々产駚馗έ日沾 、、、貝料況號卿位皆可對應 μ圯丨思體杈、、且的一組資料訊號腳位；以及 至每複；個產生腳位，•出複數個時脈訊號用以輸入 至母一该圮憶體模組的一時脈輸入腳位。 输入 ^ ^ $些時脈信號具有相同頻率且彼此存在—預定相位 包括2二t申請專利範圍第1項所述之記憶體控制晶片，更 一時脈緩衝器，連接於該些時脈產生腳位盥該此 體核組之時脈輸入腳位之間、一"己憶 動能力。 用以增加該些時脈信號之驅 3·如申請專利範圍第2項所述之記憶體斤刹s κ ^ ’ ί :=緩衝器具有複數個時脈回饋輸^端，對岸連接到 ==制晶片之複數個時脈回饋輸入端」= 應之该些時脈信號之相位。 门正對 4此如中請專利範圍第w所述之記憶 中该些記憶體模組之數目為兩個。 其 中請ί利範圍第1項所述之記憶體控制晶片，其 人疋目立差係為該些時脈信號之1 / 4週期。 、 中，請專利範圍第1項所述之記憶體控制晶片，其 ^預疋相位差係為該些時脈信號之1/8週期時間。 7」如申請專利範圍第丨項所述之記憶體控制晶片，其 μ记憶體控制晶片的每一組資料訊號腳位有6 4位元之寬 W8lu!.pld 第15頁 559809 六、申請專利範圍 度。 中I 一!1申明專利範圍第1項所述之記憶體控制晶片，其 度。~ C憶體模組的該組資料訊號腳位有64位元之寬 數個^ ^種圮憶體控制方法，用以控制同一記憶組中之複 數個f憶體模組，包括下列步驟： 腳竹Ϊ 5 Ϊ組晶片資料訊號腳位，I-組晶片資料訊號 "W對應連接至每一該記憶體模組的一組資料訊號腳 位； 提供複數個時脈訊號至每一該記憶體模組的一時脈輸 入腳位，使得每一該記憶體模組可皆可對應該些時脈訊號 其中之一來作每一該記憶體模組之一資料存取，直中，該 些時脈信號具有相同頻率且彼此存在一預定相位差；以及 ，據該些時脈訊號，依序由該些組晶片資料訊號腳位 來作母一該記憶體模組之該組資料訊號腳位之該資料存 取。 、 10·如申請專利範圍第9項所述之記憶體控制方法，立 中該些記憶體模組插槽之數目為兩個。 〃 ▲ 1 1 ·如申請專利範圍第9項所述之記憶體控制方法，其 中該預定相位差係為該些時脈信號之丨/4週期。 12.如申請專利範圍第9項所述之記憶體控制方法，其 中該預定相位差係為該些時脈信號之丨/8週期時間。 〆1 3 ·如申請專利範圍第9項所述之記憶體控制方法，其 中每一組晶片資料訊號腳位有6 4位元之寬度。 ’、

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   中々二如申請專利範圍第9項所述之記憶體控制方法，其 声母一該記憶體模組的該組資料訊號腳位有64位元之寬… 1 5 · 一種記憶體控制電路，至少包括： 入腳ί Ϊ個記憶體模組，每一該記憶體模組具有—時脈輸 同—與一組資料訊號腳位，其中，該些記憶體模組.係為 冗憶組；以及 組次；°己憶體控制晶片，具有複數組資料訊號腳位，每一 資二，§fl號腳位皆可對應連接至每一該記憶體模組的該組 二;時戒號腳位’並且具有複數個時脈產生腳位，輪出複數 •、脈机號用以輸入至每一該記憶體模組的該時脈輸入腳 其中， 相位差。 該些時脈信號具有相同頻率且彼此存在一預定 更勺1 6 ·如申請專利範圍第丨5項所述之記憶體控制電路， >包括_時脈緩衝器，連接於該些時脈產生腳位與該些記 ^體模組之時脈輸入腳位之間，用以增加該些時脈信號之 驅動能力。 1 7 ·如申請專利範圍第1 6項所述之記憶體控制電路， 其中遠時脈緩衝器具有複數個時赚回饋輸出端，對應連接 到該記憶體控制晶片之複數個時脈同饋輸入端，用以調整 對應之該些時脈信號之相位。 1 8 ·如申請專利範圍第1 5項所述之記憶體控制電路， 其中該記憶體控制晶片的每一組資料訊號腳位有64位元之

   ---— 559809 六、申請專利範圍 寬度。 1 9.如申請專利範圍第1 5項所述之記憶體控制電路， 其中每一該記憶體模組的該組資料訊號腳位有6 4位元之寬 度。

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