TW556302B - Method for monitoring oxide quality - Google Patents

Description

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發明之領域 本發明係提供一種監測（monitor)氧化層品質（〇xid qua 1 i t y )的方法，尤指一種利用晶片允收測試（waf er a c c e p t a n c e t e s t i n g，W A T)設備快速（f a s t)監測一記I舞月々 (memorycell)或是一金屬氧化物半導體 ^ (metal- oxide-semiconductor， M0S)内之氧化層品質由於 應力（stress-induced)而引發劣化的方法。 背景說明 在現今的電子工業中，利用半導體材料所特有的一些 特性所製造出來的半導體元件可說是最被廣泛應用的主^ 元件。例如近年來頗為流行的金屬氧化物半導體電晶體， 其夾著耗電量少且適合高積集度（integration)製造等的 優點，已被廣泛應用於各種電子元件以及電路之内。此 外，記憶體中的非揮發記憶體（non-volati le memory)， 如常見的快閃記憶體（flash ROM)或是其他的可電除且可 程式化唯讀記憶體（Electrically erasable programmable ROM, EEPR0M)，其特點為一旦資料或數據 被儲存進去之後，所存入的資料或數據不會因為電源供應 的中斷而消失，故具有資料保存（data retention)的功 能，也成為電子工業中的關鍵零組件。

556302 五、發明說明（2)

一般非揮發記憶體中的快閃記憶體，係使用多晶矽或 金屬之浮置閘極（f 1 〇 a t i n g g a t e )來儲存電荷，因此其與 金屬氧化物半導體不同的是，除了一般的控制閘極 (c ο n t r ο 1 g a t e )之外還會再多一個浮置閘極。請參考圖一 (A )與圖一（B )，圖一（A)與圖一（B)為快閃記憶體單元1 0進 行數據寫入與清除時之示意圖。如圖一所示，快閃記憶體 單元（ce 1 1 ) 1 0係製作於一半導體基底1 2之上，快閃記憶體 單元1 0包含一浮置閘極1 4與一控制閘極1 6，而位於浮置閘 極1 4與控制閘極1 6兩側的半導體基底1 2内，另包含有二N 型摻雜區1 8，此二N型摻雜區1 8的中間定義出一通道 (channel )22〇

在進行數據的寫入時，熱電子將隨穿（tunneling)— 層位於浮置閘極1 4下方的薄二氧化矽層（未顯示，th i η ox i de )，亦即隧穿氧化層，而進入浮置閘極1 4且陷於 (trapped)浮置閘極14裡，這個將浮置閘極14帶負電荷的 動作，會使得這個快閃記憶體單元1 〇存入” 1 ”，反之則為 π 0 π。假如想要把這個單一快閃記憶體單元1 0的記憶狀態 清除，只要將快閃記憶體單元1 0的控制閘極1 6施以適當的 負電壓，這些陷於浮置閘極1 4裡的電子將再度隧穿浮置閘 極1 4下方的薄二氧化矽層（未顯示），而從浮置閘極1 4中脫 離，使這個快閃記憶體單元1 0所存的記憶被清除，恢復資 料儲存前的狀怨’並可再進行新的資料存入。

第6頁 556302 五、發明說明（3) 然而，由於電子（electron)或電洞（hole)在通道 (channel)中流動（flow)時，非常容易受到電場（eiectric field)的影響而獲得能量，成為所謂的熱載子（hot carrier)。這些具有高能量（energetic)的熱載子，將會 改變原本的路徑，而被射入（i n j e c t e d i n t 〇 )氧化層中成 為氧化層陷入電荷（oxide-trapped charge，Not)，穿過氧 化層造成流經閘極的漏電流（I G)，成為介面陷入電荷 (interface trapped charge，Dit)以及產生光子 (photon)。氧化層陷入電荷以及介面陷入電荷造成元件起 始電壓（threshold voltage)改變以及遷移率的退化 (mobility degradation)。同時施加於閘極上的電壓，也 造成了一個4頁跨氧化層的電壓差（V QX)，受到電場應力引響 的氧化層（electric field stressed oxide)，常會產生 應力引發漏電流（stress- i nduced S I LC)的現象。 其發生的機制（mechan i sm)可能係由於高電場應力導 致陷入電荷的產生，電子或電洞自基底隧穿至閘極~時，這 些位於中間的陷入電荷增加了隧穿的容易度，因此增強了 ，電流，而這裡的中間陷入電荷除了前述的氧化層^入電 荷以，介面陷入電荷之外，還包括有因結構缺陷二產生的 ，定氧化^電荷（f ixed oxide charge)以及因鈉、鋰、鉀 等離子雜質（i0n impurity)所產生的移動性電荷 charges)。這種應力引發漏電流的現象不僅 記憶體資料保存能力的劣化，也於進行非揮發

第7頁 556302 五、發明說明（4) 入/清除（w r i t e / e r a s e )動作時造成問題，進而導致非揮發 記憶體之信賴度問題（reliability issue)。 此外，隨著科技的日新月異，各種電子系統以及電路 的性能不斷地被提昇，連帶的也提高了對於M0S電晶體的 要求，而穩定的起始電壓（threshold voltage)，即為一 最基本的要求。因為當MO S電晶體的起始電壓不穩定或超 出規格時，此Μ 0 S電晶體的開啟（t u r η - ο η )或關閉 (turn-off)便會不正常，進而影響整體電路運作的正確 性。因此業界便發展出多種方法，以期能正確判斷氧化層 的品質。 請參考圖二（A)與圖二（B)，圖二（A)與圖二（B)為習知 利用電容電壓量測法（C-V met hod)判斷氧化層品質的結果 圖。所謂的電容電壓量測法，以量測製作於p型基底 (P-type substrate )上之 N型通道（n-channel )M0S元件為 例，係將一擺動式（s w i ng )之隨時間改變之漸變電壓 (ramping volt age)由負偏壓（negative biased)至正偏壓 (positive biased)施加於閘極之上。由於電壓值的改 變，造成閘極下方之P型基底表面成為累積 (accumulation)、空乏（depletion)以及反轉（inversi〇n) 模式（mode)，電荷的分布（charge distr i but ion)亦相應 改變。因此如圖二（A)所示，整個m〇S元件的電容（c)可視 為閘氧化層電容（C 〇)以及半導體空乏層電容（Cj)的串聯，

556302 五、發明說明（5) 由於 C=dQ/dV， 要觀察標準的 荷的變化情形 電荷分佈的改變造成了電容C的改變，故只 電容-電壓曲線’便可以明白各種模式下電 ’並找出M0S的起始電壓（ντ)。 从，、/ f ^f定氧化層電荷、移動性電荷、氧化層陷入電 一，為寸二=入電何其本身也都是電荷，如圖二（B)所 I 者所影響的電容—電壓曲線（b)將會使理想的電 谷二電β 4 it(a)向左或向右平移（shift)，而由於介面陷 電，θ以，半導體表面電位（surface potential，Φ s) 之改欠而改變’受其所影響的電容-電壓曲線（c)將不僅會 使理想的電容〜電壓曲線（a )向左或向右平移，還會扭曲 (d i s t 〇 r t )理想的電容—電壓曲線（a)。 請參考圖三，圖三為習知利用電荷充電法（charge pumping method)判斷氧化層品質的方法示意圖。如圖三 所示’習知利用電荷充電法判斷氧化層品質的方法，以量 測製作於一 P型基底（P-type substrate) 32上之NM0S 34元 件為例，係將關0534之源極36與汲極38電連結在一起 (tie together )並電連接至一微小的負偏壓（si ightly reverse biased)VR，再將一具有一定週期的方波脈衝 (square-wave pulse t r a i η )施加於 NMOS 34之閘極 42 以及 P型基底3 2之間，方波脈衝的大小在正負半週時正好可以 使閘極4 2下方的P型基底3 2表面之通道4 4分別，成為反轉模 式（inversion mode)以及累積模式（accumulation

第9頁 556302 五、發明說明（6) mode)。同時若干介面陷阱（interface trapped，未顯示） 分布於共價帶（valence band)以及導電帶（conduction band)之間。 當施加於閘極4 2以及P型基底3 2之間的方波脈衝從正 電壓值轉換至負電壓值時，除了位於反轉狀態之通道44内 的電子會飄移（d r i f t t 〇 )源極3 6以及汲極3 8之外，被位於 靠近導電帶附近的介面陷阱所捕獲（capture)的電子將會 受熱激發（thermally emitted)而被射入導電帶中再飄移 至（d r i f t t 〇 )源極3 6以及汲極3 8之中，而其他位於介面陷 阱中來不及被熱激發的電子則留在原地，直到電洞的位障 (hole b a r r i e r )降低後與流入的電洞再結合 (recombine)。而當施加於閘極以及p型基底32之間的方波 脈衝從負電壓值轉換至正電壓值時，被位於靠近共價帶附 近的陷阱所捕獲（c a p t u r e )的電洞將會受熱激發 (thermally emitter)而被射入共價帶中，而其他位於陷 阱中來不及被熱激發的電洞則留在原地直到與從源極3 6以 及汲極3 8流出來的電子再結合。 因此’被在一能量區間（energy interval)A E内的陷 畔所捕獲的電子將會與電洞再結合，假設自源極以及汲極 中流進反轉層的電子密度為Q〆q，則流回源極以及汲極的 ，子密度只有（QN/q-DitA E) (Di為介面陷入電荷密度，其 單位為cm-2· eV-1)，而其中的差異DitA E則是與電洞再結合

第10頁 556302 五、發明說明（7) 而被用掉了 。相對而言，流進P型基底3 2的電洞亦較離開P 型基底3 2的電洞多出了 D itA E個，這就是電荷充電電流 (charge pumping current, I cp)的來源 ° 由於一電容係與 量測電荷充電電流的安培記互相並聯，因此所量得的電流 係為一平均值。此外，只要方波脈衝的週期（period)夠 長，可以提供載子足夠的時間隧穿至氧化層之内的陷阱， 電荷充電電法亦可以用來量測氧化層4 6中的陷入電荷密 度，只是所量得的電荷充電電流對閘極電壓曲線（I CP-V g curve)與純粹量測介面陷入電荷密度時相比，會有一平移 (sh i f t )的現象。 而習知用來判斷氧化層品質的方法還包含有一種直接 量測漏電流的方法，此種方法只是於一非揮發性記憶胞之 閘極之上施加一特定電壓，再測量閘極漏電流，若閘極漏 電流大於預先設定的規格，則判定氧化層的品質有問題， 若閘極漏電流小於此預先設定的規格，則判定氧化層的品 質沒有問題。 然而習知用來判斷氧化層品質的方法，不論是電容-電壓量測法、電荷充電法或是直接ϊ測漏電流的方法’均 有其限制。以電容-電壓量測法而言，與其他方式相比， 需要較大面積的M0S電容以及當電荷數量大於一定量時才 可以被量測出來，且其所運用的關係式（e q u a t i ο η )較為複 雜難懂，故增加了量測上的困難，並且由於晶片允收測試

第11頁 5563〇2 於炎沒有測量電容的功能’所以這種方法不可能被應用 寸產線之上。而電荷充電電法雖然具有可以應用於小尺 哈 s®ali-geometry)的MOS元件上，可以直接量到與介面 & Λ電荷密度成正比的電荷充電電流的優點，但其需要交 且1的脈波產生器（AC pulse genera tor)來供給閘極電壓， 介所剛得的介面陷入電荷密度係為一平均值，並不能測得 1 Φ @入電荷對能量的分佈。 至於直接量測漏電流的方法，雖然方法簡單，但能夠 能 、貝说少’右要觀察§己憶胞7G件產生變化的情形，只 /、、/文所謂的循環測試（cycl ing test)，即不斷地重複寫入 除、量測等步驟，非常曠日費時。因此，如何發展出 種新的方法，可以克服上述各種方法的缺點，並直接應 用於生產線之上，便成為非常重要的課題。 發明概述 本發明之主要目的在於提供一種監測（monitor)氧化 層品質（oxide qua 1 i ty)的方法，尤指一種利用晶片允收 測試（wafer acceptance test ing，WAT)設備測量應力所 引發之電流（stress-induced leakage current，SILC)以 快速監測一元件内之氧化層品質的方法。 在本發明之最佳實施例中，係先提供一半導體基底，

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五、發明說明（9) 該半導體基底表面形成有至少一記憶胞，且該記憶胞包含 有由上而下依序堆疊之一第一閘極、一第二閘極以及一隨 穿氧化層’接著再電連接該第一閘極以及該第二閘極’， 後於該第一閘極施加一第一閘極電壓，且該第一閘極電壓 係為一擺動式（s w i ng )並隨時間改變之直流漸變電壓’再^ 量測該記憶胞之一第一閘極漏電流，並利用一關係式^算 出一第一常數，接著於該第一閘極施加一第二閘極電歷μ’ 且該第二閘極電壓亦係為一擺動式（swing)並隨時間改變 之直流漸變電壓，再量測該記憶胞之一第二閘極漏電流’ 並利用該關係式計算出一第二常數，然後計算該第二常數 對該第一常數之一第一比值，最後進行一比較步驟以比較 該第一比值與一預設值之大小。 由於本發明監測快閃記憶胞以及M0S電晶體中之氧化 層品質的方法，係利用潔淨室（c 1 e a η r ο 〇 m)中的晶片允收 測試設備以及/5值-閘極電壓曲線（/3 - ga t e ν ο 11 a g e curve)，來做簡單、快速並且自動化（automat ion)的線上 監測（in- 1 ine moni tor )。其對於氧化層中以及氧化層-石夕 基底介面中之中間陷入電荷非常敏感（sensitive)，能即 時（r e a 1 -1 i m e )反映出實際變動的情形，同時利用一擺動 式之隨時間改變之直流漸變電壓來做測試，能對氧化層施 加一電場應力（electrical field stress)，較單點電壓 的測試方式更容易導致應力引發之漏電流 (stress-induced leakage current, SILC)，可真實模擬

556302 五、發明說明（ίο) - 元件的失敗（f a i 1 u r e )情形。 發明之詳細說明 請參考圖四至圖八，圖四為本發明於一快閃記憶胞 1 0 0之上監測乳化層品質的方法不意圖’圖五為本發明中 閘極電流對閘極電壓之曲線圖，圖六為本發明中用來掷取 冷值之曲線圖，圖七為本發明中所擷取之/3值對閘極電壓 之曲線圖，圖八為本發明利用晶片允收測試設備擷取石值 以監測氧化層品質之流程1 6 0的流程圖。本發明監測氧化 層品質的原理係利用福樂諾漢穿隧機制關係式 (Fowler-Nordehim tunneling mechanism equation)，當 一二氧化石夕-石夕的介面（SiO 2- Si interface)中橫跨氧化層 的電壓差大於大約3.2V (approximately 3.2V)時，閘極 電流（I g)係由於福樂諾漢穿隧機制所產生。如圖四所示， 本發明係以量測一製作於一 P型基底（P -1 y p e s u b s t r a t e ) 1 0 1上之N型通道（η - c h a η n e 1 )快閃記憶胞1 〇 〇為 例0

首先電連接（e 1 e c t r i c a 1 1 y c ο η n e c t )快閃記憶胞1 0 0 之浮置閘極（f 1 o a t i n g g a t e ) 1 0 2以及控制閘極（c ο n t r ο 1 gate )104(步驟170)。其中，電連接浮置閘極102以及控制 閘極1 0 4的方法，係將浮置閘極1 0 2以及控制閘極1 0 4製作 於P型基底1 0 1之一測試區域（t e s t i n g a r e a ) 1 0 6之内或是P

第14頁 556302 五、發明說明（11) 型基底1 0 1上之一記憶晶片（m e m 〇 r y C h i p ) 1 0 8内之測試鍵 (test key) 11 2之上，只是於浮置閘極l〇2以及控制閘極 1 0 4之間，不製作任何的介電層（dielectric layer)，而 於浮置閘極1 0 2以及p型基底1 〇 1之間與正式產品同時 (simultaneously)製作一氧化層（在此為隧穿氧化 層）1 1 4。如此一來，便可以在不影響任何正式產品製作區 域的情況下，達到電連接浮置閘極1 〇 2以及控制閘極1 〇 4的 目的。

接著利用生產線（product ion 1 ine)上的晶片允收測 試設備，對浮置閘極1 〇 2以及控制閘極1 〇 4施加一擺動式 (swing)之隨時間改變之負直流漸變電壓（negative DC ramping voltage)中之一苐一閘極電壓（first gate vo 11 age )(步驟1 7 2 )，並量測流經快閃記憶胞1 〇 〇之浮置閘 極102以及控制閘極1〇4之一第一閘極漏電流（first gate leakage current)(步驟174)。由於閘極電流可以福樂諾 漢穿隧機制關係式表示如下： I g = a E0X2exp( -/3 /Eox) 其中E。為氧化層之電場強度（oxide electric field strength)，α以及冷為二常數。 而當施加於浮置閘極1 〇 2以及控制閘極1 〇 4之上的電壓 值為負的時’位於閘極之下的Ρ型基底1 〇丨表面係為累模式 (accumulation mode)，氧化層的電場強度可表示如（1)

556302 五、發明說明（12) 式： (丨 卜丨 vfb 丨）/τ0χ----------(1) 其中Vf為平帶電壓，τ。為氧化層的厚度。 、因此^由將上式中的E QX代入福樂諾漢穿隧機制關係 式’可以得到一個新的關係式，為方便敘述起見，以下將 此新的關係式稱為（2 )式： ln[ I Ig 丨 / ( | Vg | — | Vfb 丨）”：ιη(α /t〇x2) I Vfl) I ) ----------------------^2) 再利用生產線（p r 〇 d u c t i ο η 1 i n e )上的晶片允收測試 設備’對浮置閘極1 〇 2以及控制閘極丨〇 4施加一擺動式 (s w i n g)之隨時間改變之負直流漸變電壓（n e g a七i v e d C ramping voltage)中之一第二閘極電壓（second gate voltage) ’且第二閘極電壓的絕對值大於第一閘極電壓的 絕對值（步驟1 7 2 )，並量測流經快閃記憶胞1 〇 〇之浮置閘極 1 0 2以及控制閘極1 〇 4之一第二閘極漏電流（s e c ο n d g a t e leakage current)(步驟174)。並藉著不斷重複此二步驟 (步驟1 7 2以及步驟1 7 4 )，繪製出如圖五中之閘極電流對閘 極電壓之曲線圖（Ig_Vg curve)。而圖五中另有一内建之閘 極電流對閘極電壓之參考曲線圖（r e f e r e n c e I g— V g curve)，其代表快閃記憶胞loo内之氧化層11 4品質未因電 場應力（none electric field stressed)而引發劣化時之 閘極電流對閘極電壓曲線圖，用來與量測到的閘極電流對

第16頁 556302 五、發明說明（13) 問極電壓之曲線圖作一直接的比較。於圖五中不難發現當 問極電壓大於—7伏特時，所量測到的閘極電流較參考曲線 圖些微增加（increase slightly)。 幾乎在得到圖五的同時，圖六亦可藉由將（2 )式以及 將平帶電壓（Vfb)、氧化層厚度（Tqx)等參數建入晶片允收測 試設備中而被得到。圖六為本發明中用來擷取石值之曲線 ，，其縱軸代表ln[ | Ig |八| Vg丨-| Vfb | )2]的數值，其 橫轴代表1/( | Vg | - | Vfb | )的數值，其每一點的斜率 Cslope)=-万τ〇χ。藉著執行一擷取万值的步驟（步驟 1 7 6 )’以作出如圖七之所擷取之点值對相應閘極電壓之曲 線圖。由於在不斷施加擺動式之隨時間改變之負直流漸變 電壓時’就已經等於在氧化層丨丨4之上施加應力，受到電 場應力引響的氧化層Π 4之内以及氧化層1丨4與ρ型基底1 〇 1 的介面’將逐漸產生中間陷入電荷並導致應力引發漏電流 (stress—induced leakage current， SILC)的產生。 、從圖七的曲線圖中可以清楚地觀察到三個不同的區 ，，第一區域（region I)中沒值係為零，代表各閘極漏電 小於1. 0x10-ι!Α，第二區域（region ! 〇中0值之絕對值 ^始=:代表應=導致的應力引發漏電流明顯增加， 第二f域^以1〇111^係為所施加的閘極電壓較負（1〇〇^ negative)的區域，其中之石值之絕對值明大，且 第二區域中之卢值的絕對值大，甚至與未受電曰場應力引響

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556302 五、發明說明（14) 之冷值-閘極電壓曲線圖交叉（cross)，代表載子被捕獲並 產生中間陷入電荷的情形非常明顯。 幾乎在得到圖七的同時即進行一比較步驟，將相鄰的 Θ值之中後得到的除以先得到的（如將與第二閘極電壓相 $應的卢值除以與第一閘極電壓相對應的/3值），以求得 比值’再將此比值與一預設值（predetermined value) 目比較（步驟1 78)。預設值的大小設定係依產品規格之不 同而有所不同，以本發明之快閃記憶胞為例，其值為1 〇。 若此比值大於預設值，則表示氧化層11 4的品質已不合乎 規格，進行二停土步驟（步驟1 8 0 )，若此比值小於預設 值，則回到步驟1 7 2。 如圖八戶斤示，本發明利用晶片允收測試設備擷取点值 以監測氧化芦$質之流程1 6 0包含有以下步驟· 步驟1 7 〇 ··電3連^接快閃記憶胞之浮置閘極以及控制閘極； 步驟1 7 2 :對、孚置閘極以及控制閘極施加一擺動式之隨時 間改變之由小f至大之負直流漸變電壓； 步驟1 74 :量測流經快閃記憶胞之浮置閘極以及控制閘極 之漏電流； 步驟1 7 6 :執行一擷取/5值的步驟； 步驟1 7 8 :進行一比較步驟，當比值大於預設值時，到步 驟180;否，=步驟172;以及 步驟180:進行一停止步驟。

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五、發明說明（15) 、 同樣的方法亦可被應用於一金屬氧化物半導體，於監 1金屬氧化物半導體中之氧化層（這裡為閘氧化層）品質 日才’因其係為一單閘極（s i n g 1 e g a t e )的元件，因此可省 略電連接浮置閘極以及控制閘極的步驟（步驟1 7 0 )，其餘 的步驟則與圖八中監測快閃記憶胞中之氧化層之步驟相 同。

由於本發明監測快閃記憶胞以及M0S電晶體中之氧化 層品質的方法，係利用潔淨室（clean room)中的晶片允收 測試設備，以及/3值—閘極電壓曲線（々-g a t e v ο 11 a g e curve)來簡單、快速地監測氧化層中以及氧化層-石夕基底 介面中產生中間陷入電荷的情形。其不僅對於被產生的中 間陷入電荷非常敏感（sensitive)，能迅速反映出實際的 ，形’同時其係利用一擺動式之隨時間改變之直流漸變電 壓來做測試，能對氧化層施士 _ ^ ^ + , ,. 加一電場應力（electrical Γ 1 e 1 d stress)，較單點命防 引發之漏電流（stress SI LC)，可真實模擬元件 % _ ^ ^ / , ”’電堡的測試方式更容易導致應力 induced leakage curren 的失敗（f a i 1 u r e )情形。 相較於習知監測快閃# ^ t

腐α傲从七丄 士议卩η δ己憶胞以及M0S電晶體中之氧化 層品質的方法，本發明監：目，丨a ， ―广儿成口所λλ七、+ ，則快閃記憶胞以及M0S電晶體中 之氧化層品質的方法，係細m ± υ 、ϊ μ a处、η η 、和用潔淨室（c 1 e a n r ο o m)中的晶 片允收測试3又備以及/3值〜p弓 i 閘極電壓曲線（卢-gate

556302 五、發明說明（16) voltage curve)，來做線上監測（in - line monitor)，其 優點為簡單、快速並且可以高度自動化（automation)。同 時，其對於氧化層中以及氧化層-石夕基底介面中之中間陷 入電荷非常敏感（sensitive)，能即時（real-time)反映出 實際變動的情形。並且其係利用一擺動式之隨時間改變之 直流漸變電壓來做測試，能對氧化層施加一電場應力 (electrical field stress)，較單點電壓的測試方式更 快導致應力引發之漏電流（stress-induced leakage current, SI LC)，可在不花費很多時間的前提之下真實模 擬元件的失敗（fai lure)情形。 以上所述僅為本發明之較佳實施例，凡依本發明申請 專利範圍所做之均等變化與修飾，皆應屬本發明專利之涵 蓋範圍。

第20頁 556302 圖式簡單說明 圖示之簡單說明 圖一（A)與圖一（B )為快閃記憶體單元進行數據寫入與 清除時之示意圖。 圖二（A )與圖二（B )為習知利用電容電壓量測法判斷氧 化層品質的結果圖。 圖三為習知利用電荷充電法判斷氧化層品質的方法示 意圖。 圖四為本發明於一快閃記憶胞之上監測氧化層品質的 方法不意圖。 圖五為本發明中閘極電流對閘極電壓之曲線圖。 圖六為本發明中用來擷取石值之曲線圖。 圖七為本發明中所擷取之卢值對閘極電壓之曲線圖。 圖八為本發明利用晶片允收測試設備擷取万值以監測 氧化層品質之流程的流程圖。 圖示之符號說明 IX IX 11 oo oo -Λ4 快閃記憶體單元 12 半導體基底 浮置閘極 16 控制閘極 N型摻雜區 22 通道 P型基底 34 NM0S 源極 38 汲極 閘極 44 通道

第21頁 556302 圖式簡單說明 4 6 氧化層 1 0 1 P型基底 1 0 4控制閘極 1 0 8記憶晶片 1 1 4氧化層 1 0 0快閃記憶胞 1 0 2浮置閘極 I 0 6測試區域 II 2測試鍵 1 6 0本發明流程 1 7 0電連接浮置閘極以及控制閘極 1 7 2對閘極施加一由低至高之擺動式電壓 1 7 4量測流經浮置閘極以及控制閘極之漏電流 1 7 6擷取）S值 1 7 8進行一比較步驟 1 8 0進行一停止步驟

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Claims (1)

1. 556302 六、申請專利範圍 1· 一種監測（monitor)隧穿氧化層品質（tunnel oxide layer quality)的方法，該方法包含有下列步驟： (a) ·提供一半導體基底，該半導體基底表面形成有至 少一記憶胞（m e m 〇 r y c e 1 1 )，且該記憶胞包含有由上而下 依序堆疊之一第一閘極（first gate)、一第二閘極 (second gate)以及該隧穿氧化層； (b) ·電連接（electrically connect)該第一閘極以及 該第二閘極； (c ).於該第一閘極施加一第一閘極電壓（f i r s t g a t e voltage)，且該第一閘極電壓係為一擺動式（swing )並隨 時間改變之直流漸變電壓（D C r a m p i n g v ο 11 a g e ); (d) ·量測該記憶胞之一第一閘極漏電流（f i r s t g a t e leakage current)，並利用一關係式計算出一第一常數 (first constant)； (e ).於該第一閘極施加一第二閘極電壓（s e c ο n d g a t e volt age)，且該第二閘極電壓亦係為一擺動式（swing)並 隨時間改變之直流漸變電壓（D C r a m p i n g v ο 11 a g e ); (f ) ·量測該記憶胞之一第二閘極漏電流（s e c ο n d g a t e leakage current)，並利用該關係式計算出一第二常數 (second constant); (g) ·計算該第二常數對該第一常數之一第一比值；以 及 (h) ·進行一比較步驟（comparing step)，以比較該第 一比值與一預設值（predetermined value)之大小。

   第23頁 556302 六、申請專利範圍 2 · >中請專利範圍第1項之方法，其中該半導體基底係 為 半導體晶片之石夕基底（silicon substrate)，且該記 憶胞係製作於該半導體晶片之測試區域（test ing area) 上。 3 · 如申請專利範圍第1項之方法，其中該記憶胞係為一 快閃§己憶胞（f 1 a s h m e m 〇 r y c e 1 1 )，且該第一閘極與該第 二閘極係分別為該快閃記憶胞之控制閘極（c ο n t r ο 1 1 i n g gate)以及浮置閘極（fi〇ating gate)。 4 · 如申請專利範圍第1項之方法，其中該記憶胞係為一 非揮發性記憶胞（non- volatile memory cell)，且該第一 閘極與該第二閘極係分別為該非揮發性記憶胞之控制閘極 (controlling gate)以及浮置閘極（floating gate)。 5 · 如申請專利範圍第1項之方法，其中當該第一比值大 於該預設值時代表該隧穿氧化層之品質劣化至不被允收。 6. 如申請專利範圍第1項之方法，其中該關係式係為福 樂諾漢穿隧機制關係式（Fowler-Nordehim tunneling mechanism equation)0 7 · 如申請專利範圍第1項之方法，其中該預設值係為

   第24頁 556302 六、申請專利範圍 10° 8. 如申請專利範圍第1項之方法，其中各該常數係分別 為一對應至各該閘極電壓之/5值。 9. 如申請專利範圍第8項之方法，其中該第一常數係為 一對應至該第一閘極電壓之1值，且該/3 1值=【{△ 1 η [ |該第一閘極漏電流| /( |該第一閘極電壓| - | 一平帶電 壓（f 1 atband νο 1 tage，V fb) |) 2] }+ {△ [ R ( |該第一閘 極電壓I - I該平帶電壓I ) ]}】。 1 0.如申請專利範圍第8項之方法，其中該第二常數係為 一對應至該第二閘極電壓之沒2值，且該沒2值=【{△ 1 η [ |該第二閘極漏電流| /( |該第二閘極電壓| - |該平帶電 壓I) 2] {△ [ Η ( I該第二閘極電壓I - I該平帶電壓 1川】。 11.如申請專利範圍第8項之方法，其中當該第一比值不 大於該預設值時另包含有下列步驟： 於該第一閘極施加一第三閘極電壓（t h i r d g a t e voltage)，且該第三閘極電壓亦係為一擺動式（swing)並 隨時間改變之直流漸變電壓（D C r a m p i n g v ο 11 a g e ); 量測該記憶胞之一第三閘極漏電流（t h i r d g a t e 1 e a k a g e current)，並利用該關係式以計算出一第三常數；

   第25頁 556302 六、申請專利範圍 計算該第三常數對該第二常數之一第二比值；以及 進行該比較步驟，以比較該第二比值與該預設值之大小。 1 2.如申請專利範圍第1 1項之方法，其中當該第二比值不 大於該預設值時，則重複（c )步驟至（h )步驟。 1 3.如申請專利範圍第1 1項之方法，其中當該第二比值大 於該預設值時代表該隧穿氧化層之品質劣化至不被允收 (not acceptable)。 1 4 ·如申請專利範圍第1 1項之方法，其中該第三常數係為 一對應至該第三閘極電壓之/3 3值，且該/3 3值=【{△ ln[ |該第三閘極漏電流| / ( |該第三閘極電壓| - |該平帶電 壓I) 2] K {△ [ Η ( I該第三閘極電壓I - I該平帶電壓 I)]}】。 1 5.如申請專利範圍第1 4項之方法另包含有一製作一 /3值 -閘極電壓曲線圖（/5 -Vg curve)的步驟，以利用分別對應 至該第一閘極電壓、該第二閘極電壓以及該第三閘極電壓 之各該值來對該第一閘極電壓、該第二閘極電壓以及該 第三閘極電壓作一 /3值-閘極電壓曲線圖（冷-Vg curve)， 並與一内建之代表該記憶胞内之該隧穿氧化層品質未因應 力而引發劣化之/5值-閘極電壓參考曲線圖（r e f e r e n c e /3 -V g c u r v e )相比較，以監測該随穿氧化層品質。

   第26頁 556302 六、申請專利範圍 1 6 ·如申請專利範圍第1 5項之方法，其中該石值—閘極電 壓曲線圖至少包含有一第一區域（regi 〇n丨）、一第二區域 (region II)以及一第三區域（regi〇rl ΠΙ)。 1 7 ·如申睛專利範圍第1 6項之方法，其中位於該第一區域 中之該々值係為零，代表流經該記憶胞之該第一閘極以及 5亥第一閘極之各該閘極漏電流係小於一預定電流值，位於 該第二區域中之該/3值之絕對值開始增加，代表因應力所 引發之漏電流（stress - induced leakage current, SILC) 導致該記憶胞之各該閘極漏電流明顯增加，位於該第三區 域中之該/3值與該；3值-閘極電壓參考曲線圖交叉 (cross)，代表複數個載子（carr iers)被該隧穿氧化層所 捕獲（trap)的情形非常明顯。 1 8.如申請專利範圍第丨7項之方法，其中該預定電流值係 為 1· Oxl〇-nA〇 1 9 ·如申請專利範圍第8項之方法另包含有一製作一冷值― 閘極電壓曲線圖（召一Vg curve)的步驟，以利用各該冷值 來對各該閘極電壓作一卢值—閘極電壓曲線圖（万一Vg curve) ’並與一内建之代表該記憶胞内之該隧穿氧化層品 質未因應力而引發劣化之万值-閘極電壓參考曲線圖 (r e f e r e n c e /3 - v g c u r v e )相比較，以監測該随穿氧化層

   第27頁 556302 六、申請專利範圍 品質。 2 〇 .如申請專利範圍第1項之方法係應用於一晶片允收測 試（wafer acceptance testing，WAT)設備中，以快速 (f a s t)監測該記憶胞（m e m 〇 r y c e 11 )内之該隨穿氧化層因 應力引發（s tress - i ndueed )之劣化現象。 21. — 種利用晶片允收測試（wafer acceptance testing， WAT)設備來快速（fast)監測一氧化層品質（oxide quality)因應力引發（stress-induced)劣化的方法，該 方法包含有下列步驟： (a)_提供一半導體基底，且該半導體基底表面至少包 含有該氧化層，以及一第一閘極（f i r s t g a t e )位於該氧化 層之上； (b ) ·對該第一閘極施加一第一閘極電壓（f i r s t g a t e v o 11 a g e )，且該第一閘極電壓係為一擺動式（s w i n g)並隨 時間改變之直流漸變電壓（DC ramping voltage);

   (c ) ·量測該第一閘極之一第一閘極漏電流（f i r s t gate leakage current)，並利用該第一閘極電壓、該第 一閘極漏電流以及一關係式計算出一對應於 (corresponding t〇)該第一閘極電壓之一第一比例值； (d ) ·對該第一閘極施加一第二閘極電壓（s e c ο n d g a t e vol tage)，且該第二閘極電壓亦係為一擺動式（swing)並 隨時間改變之直流漸變電壓（DC ramping voltage);

   第28頁 556302 六、申請專利範圍 (e) .量測該第一閘極之一第二閘極漏電流（second gate leakage current)，並利用該第二閘極電壓、該第 二閘極漏電流以及該關係式計算出一對應於 (c 〇 r r e s ρ ο n d i n g t 〇 )該第二閘極電壓之一第二比例值；以 及 (f) .求出該第二比例值對該第一比例值之一第一比 值。 2 2 ·如申請專利範圍第2 1項之方法，其中該半導體基底係 為一半導體晶片之石夕基底（silicon substrate)，且該第 一閘極係製作於該半導體晶片之測試區域（test ing area) 内。 2 3 ·如申請專利範圍第2 1項之方法，其中該第一閘極以及 該氧化層之間另設有一第二閘極（s e c ο n d g a t e )。 2 4 ·如申晴專利範圍第2 3項之方法另包含有一電連接 (e 1 e c t r i c a 1 1 y c ο η n e c t)步驟，實施於對該第一閘極施加 該第一閘極電壓之前，用來電連接該第一閘極以及該第二 閘極。 2 5 ·如申請專利範圍第2 4項之方法，其中該第一閘極係為 一快閃記憶胞（f 1 a s h m e m 〇 r y c e 1 1 )之控制閘極 (controlling gate)，該第二閘極係為該快閃記憶胞之浮

   第29頁 556302 六、申請專利範圍 置閘極（f 1 〇 a t i n g g a t e )，且該氧化層係為該快閃記憶胞 之隧穿氧化層（tunnel oxide layer)。 2 6 ·如申請專利範圍第2 4項之方法，其中該第一閘極係為 一非揮發性記憶胞（η ο η - v ο 1 a t i 1 e m e m 〇 r y c e 1 1 )之控制問 極（control 1 ing gate)，該第二閘極係為該非揮發性記憶 胞之浮置閘極（f 1 oat i ng gat e )，且該氧化層係為該非揮 發性記憶胞之隨穿氧化層（tunne 1 ox i de 1 ay er)。 2 7·如申請專利範圍第21項之方法，其中該第一閘極係為 一金屬氧化物半導體（metal oxide semiconductor， 電晶體之閘極’且該氧化層係為該Μ 0 S電晶體之閘極氧化 層。 2 8 ·如申請專利範圍第2 1項之方法另包含有一比較步觸 (comparing step)，用以比較該第一比值與一預設值 (predetermined value)之大小 ° 2 9 ·如申請專利範圍第2 8項之方法，其令當該第一比值大 於該預設值時代表該氧化層之品質劣化至不被允收。 3 0 ·如申請專利範圍第2 8項之方法，其t該預設值係為 10〇

   第30頁 556302 六、申請專利範圍 3 1.如申請專利範圍第2 1項之方法，其中該關係式係為福 樂諾漢穿隧機制關係式（Fowler-Nordehim tunneling mechanism equation)0 3 2 .如申請專利範圍第2 1項之方法，其中各該比例值係分 別為一對應至各該閘極電壓之/5值。 3 3 .如申請專利範圍第3 2項之方法，其中該第一比例值係 為一對應至該第一閘極電壓之/5 1值，且該^ 1值二【{△ ln[ |該第一閘極漏電流| / ( |該第一閘極電壓| - |一平帶電 壓（f 1 atband vo 11age，V fb) |) 2] }+ {△ [ 1+ ( |該第一閘 極電壓I-I該平帶電壓1)] }】。 3 4.如申請專利範圍第3 2項之方法，其中該第二比例值係 為一對應至該第二閘極電壓之/9 2值，且該0 2值二【{△ 1 η [ |該第二閘極漏電流| /( |該第二閘極電壓| - |該平帶電 壓I) 2] Η {△ [ Κ ( I該第二閘極電壓I - I該平帶電壓 I)]}】。 3 5 .如申請專利範圍第3 2項之方法，其中當該第一比值不 大於該預設值時另包含有下列步驟： 對該第一閘極施加一第三閘極電壓（t h i r d g a t e voltage)，且該第三閘極電壓係為一擺動式（s w i n g )並隨 時間改變之直流漸變電壓（D C r a m p i n g v o 11 a g e );

   第31頁 556302 六、申請專利範圍 量測該 第 _— 閘 極 之 一 第 三閘極漏電流 (third gate leakage current )； 利用該 第 三 閘 極 電 壓 該第三閘極漏 電 流 以 及 該 關 係 式以 計算出 一 對 應 於 (corresponding to)該 第 三 閘 極 電 壓 之一 第三比 例 值 ； 求出該 第 二 比 例 值 對 該 第二比例值之 一 第 二 比 值 ; 以 及 進行該 比 較 步 驟 j 以 比 較該第二比值 與 該 預 設 值 之 大 小 〇 3 6 ·如 中 請 專 利 々/r 漳巳 圍 第 3 5項之方法， 其 中 當 該 第 二 比 值不 大於該 預 設 值 時 則 重 複 (13)步驟至（〇步 驟 〇 3 7.如 中 請 專 利 範 圍 第 3 5項之方法， 其 中 當 該 第 二 比 值大 於該預 設 值 時 代 表 該 氧 化層之品質劣 化 至 不 被 允 收 (not acceptab1e)( ) 38.如 中 請 專 利 範 圍 第 3 5項之方法， 其 中 該 第 三 比 例 值係 為一對 應 至 該 第 二 閘 極 電壓之冷3值， 且該/5 3值 = [ {Δ ln[ |該 第 三 閘 極 漏 電 流 1 / ( 1該第三閘極電壓 1- 1該 平 帶電 壓1)、 Π}· f 1+ (1該 :第三閘極電壓| -1該 平 帶 電‘ 壓 1川】 〇 39·如 中 請 專 利 範 圍 第 3 8項之方法另 包 含 有 一 製 作 一 卢值 -閘極電壓曲線圖（/3 -Vg curve)的步 驟 j 以 利 用 分 別 對應 至該第 閘 極 電 壓 該 第二閘極電壓 以 及 該 第 閘 極 電壓

   第32頁 556302 六、申請專利範圍 之各該/?值來對該第一閘極電壓、該第二閘極電壓以及該 第三閘極電壓作一 3值-閘極電壓曲線圖（/3 -Vg curve)， 並與一内建之代表該氧化層品質未因應力而引發劣化之泠 值-閘極電壓參考曲線圖（reference 0 —Vg curve)相比 較，以監測該氧化層品質。 4 0 ·如申請專利範圍第3 9項之方法，其中該召值-閘極電 屡曲線圖至少包含有一第一區域（regi〇n I)、一第二區域 (region II)以及一第三區域（regi〇n m)。 4 1 ·如申請專利範圍第4 〇項之方法，其中位於該第一區域 中之該万2係為零’代表該第一閘極之各該閘極漏電流係 小於一預疋電流值，位於該第二區域中之該点值之絕對值 開始增加，代表因應力引發之漏電流（stress —induced rrent，SILC)所導致該第一閘極之各該閘極漏 極電壓參考曲線圖交又（cross)，代表複數個載/ (carriers)被該氧化層所捕獲（trap)的情形非常明 係 值 流 電 定 預 該 中 其 法 方 之 4 第 圍 利 專JAO 請-1 ο ^1 11 X 如ο • 11 2 4為 43 .如申請專利範圍第3 ?工苜+七、、土 ρ ^人丄 2員之方法另包含有一 A/c 一 Ω V* -閘極電壓曲線圖（yS -Va η 、λα i Ρ值 g curve)的步驟，以利用各該/5值

   556302 六、申請專利範圍 來對各該閘極電壓作一 /3值-閘極電壓曲線圖（/3 -Vg curve)，並與一内建之代表該記憶胞内之該隧穿氧化層品 質未因應力而引發劣化之石值-閘極電壓參考曲線圖 (r e f e r e n c e万-V g c u r v e )相比較，以監測該隧穿氧化層 品質。

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