550762 A7 9360twf.doc/006 B7 五、發明說明（/) 本發明是有關於一種非揮發性記憶體（non-Volatile Memory，NVM)元件，且特別是有關於一種快閃記憶體元 件之結構、製造方法與其操作方法。 快閃記憶體元件由於具有可多次進行資料之存入、讀 取、抹除等動作，且存入之資料在斷電後也不會消失之優 點，所以已成爲個人電腦和電子設備所廣泛採用的一種非 揮發性記憶體元件。 典型的快閃記憶體元件係以摻雜的多晶矽製作浮置閘 極(Floating Gate)與控制閛極（Control Gate)。對此快閃記 憶體元件進行程式化或抹除操作時，係分別於源極區、汲 極區與控制閘極上施加適當電壓，以使電子注入多晶矽浮 置閘極中，或將電子從多晶矽浮置閘極中拉出。 一般而言，快閃記憶體元件常用之電子注入模式可分 爲通道熱電子注入模式（Channel Hot-Electron Injection， CHEI)以及 F-N 穿隧（Fowler-Nordheim Tunneling)模式等 等，而且元件的程式化與抹除操作模式隨著電子注入與拉 出之方式而改變。 反或閘（NOR)型陣列是一種最常見之快閃記憶體陣 列。在反或閘(NOR)型陣列中，每兩個記憶胞共用一條位 元線的接觸窗以及共用一條源極線。因此，每一個記憶胞 會佔用到半個接觸窗與半個源極線寬度之大小。由於每個 記憶胞皆由位元線直接連結，因此在反或閘（NOR)型陣列 中，記憶胞可以任意的進行讀取與寫入的操作，且由於串 聯之電阻較小，記憶胞在讀取操作時的電流較大，讀取的 3 本纸張尺度適用中國國家標準（CNS)A4規格（210x 297公釐) (請先閱讀背面之注意事項再填寫本頁)
Aw·I--丨ί_訂· —丨丨丨丨！·線I· 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 550762 A7 Q360twf.doc/006_ β7 五、發明說明（之） 速度也就較快。然而，在反或閘（NOR)型陣列中，每兩個 記憶胞間之汲極區必須形成一接觸窗，因此每一個記憶胞 就會佔用較大的空間，而無法提升元件之集積度。 有鑑於此’本發明之一目的在於提供一種快閃記億體 元件之結構、製造方法與其操作方法，可以提高記憶體元 件之積集度。 本發明提供一種快閃記憶體元件之結構，此快閃記憶 體元件是由設置於第一導電型基底內之第二導電型第一井 區、設置於第二導電型第一井區中之第一導電型第二井 區、設置於第一導電型基底上之堆疊閘極結構、分別設置 於堆疊閘極結構兩側的第一導電型第二井區中之第一導電 型源極區與第一導電型汲極區，且第一導電型汲極區與第 一導電型第二井區電性接觸、設置於第一導電型第二井區 中之第二導電型第三井區，且第二導電型第三井區包圍第 一導電型源極區並通過堆疊閘極結構下方延伸至第一導電 型汲極區、以及貫穿第一導電型源極區與第二導電型第三 井區間之接面而使兩者電性短路連接在一.起之接觸窗所構 成。 本發明於深P型井區中設置一 N型井區，此N型并 區與N型汲極區電性連接而可作爲埋入式位元線，因此不 需要另外再形成接觸窗以連接位元線與N型汲極區，而可 以增加元件之積集度。而且，藉由上述結構，本發明之快 閃記憶體可以利用FN穿隧效應從汲極注入電子至浮置閘 極以進行程式化，並以通道FN穿隧效應進行抹除。此外， ____4__ 本紙張尺度適用中國國家標準（CNS)A4規格（210x 297公釐) I ϋ ϋ n in ϋ ·ϋ ϋ ϋ 1··· _1 I ϋ _1 I n n ϋ >1 一S· —ϋ ϋ I n ϋ I ai_i' I ϋ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 550762 A7 9360twf.doc/006 B7 五、發明說明（>) 因爲P型井區與源極短路連接在一起，所以P型井區之準 位與源極是相同的，使得原本的隔離p型井區就有了準 位。。 本發明提供一種快閃記憶體元件之製造方法，此方法 包括下列步驟··提供已依序形成一第一導電型第一井區、 一第一導電型第二井區與一堆疊閘極結構之一第一導電型 基底。於此基底上形成一第一圖案化光阻層，此第一圖案 化光阻層暴露預定形成一源極區之基底。接著，進行一離 子植入步驟，於預定形成源極區之第一導電型第二井區中 形成一第二導電型第三井區，且第二導電型第三井區從預 定形成源極區通過堆疊閘極結構下方而延伸至預定形成之 一汲極區。移除第一圖案化光阻層後，於基底上形成一第 二圖案化光阻層，此第二圖案化光阻層暴露預定形成汲極 區之基底’並進行一離子植入步驟，於預定形成汲極區之 第一導電型第二井區中形成汲極區，且汲極區與第一導電 型第二井區電性連接。移除第二圖案化光阻層後，於基底 上形成一第三圖案化光阻層，此第三圖案化光阻層暴露預 定形成源極區之基底。接著，進行一離子植入步驟，於預 定形成源極區之第二導電型第三井區中形成源極區，並於 堆疊閘極結構之側壁形成一間隙壁。於基底上形成一第四 圖案化光阻層’此第四圖案化光阻層暴露源極區之基底， 以第四圖案化光阻層與具有間隙壁之堆疊閘極結構爲罩 幕，蝕刻源極區之基底直到貫穿源極區與第二導電型第三 井區之接面。移除第四圖案化光阻層後，於源極區上形成 ____ 5 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） — — — — — — — — — I I I I I β — — — — — — I! (請先閱讀背面之注意事項再填寫本頁) 550762 9360twf.doc/006 五、發明說明（+) 一接觸窗，此接觸窗使源極區與第二導電型第三井區形成 一短路連接。 本發明係先以圖案化光阻層覆蓋住預定形成汲極之區 域，然後，於預定形成源極之區域植入p型摻質，並進行 一熱製程，以使摻質驅入基底中而形成P型井區，此P型 井區會從源極側通過堆疊閘極結構下方而延伸至汲極側。 之後，再以另一層圖案化光阻層覆蓋住預定形成源極之區 域，於預定形成汲極之區域分別植入砷離子與磷離子而形 成N型汲極區。然後，以另一層圖案化光阻層覆蓋住預定 形成汲極之區域，於預定形成源極之區域分別植入砷離子 而形成N型源極區。N型汲極區摻雜磷離子可以耐高電壓’ 而摻雜砷離子則可以降低N型汲極區之阻値。而且，由於 N型汲極區係與N型井區電性接觸，此N型井區係作爲埋 入式位元線，因此不需要另外再形成電性連接位元線與N 型汲極區之接觸窗，而可以增加元件之積集度。 本發明提供一種快閃記憶體元件之操作方法，適用於 操作一快閃記憶體元件，此快閃記憶體元件是由一 N型基 底；一第一 P型井區，設置於N型基底中；一 N型井區， 設置於第一 P型井區中；一堆疊閘極結構，設置於N型基 底上，堆疊閘極結構包括一控制閘極；一源極區與一汲極 區，分別設置於堆疊閘極結構兩側的N型井區中，源極區、 汲極區爲N型導電型態，且汲極區與N型井區電性連接； 一第二P型井區設置於N型井區中，此第二P型井區包圍 源極區並通過堆疊閘極結構下方延伸至汲極區；且此方法 ______ 6 __ 1 本纸張尺度適用中國國家標準（CNS)A4規格（210x 297公釐) (請先閱讀背面之注意事項再填寫本頁) .·____ 經濟部智慧財產局員工消費合作社印製
· ϋ ϋ n ϋ im Mmmmm n I n ϋ *_1 n 1 Mmmt 1 1* ·1 ϋ ϋ ϋ J ϋ n ϋ I I i ϋ ϋ I 經濟部智慧財產局員工消費合作社印製 550762 9360twf.doc/006 五、發明說明（f) 包括：在程式化快閃記憶體元件時，對控制閘極施加一第 一負電壓，使源極區浮置，對汲極區施加一第一正電壓， 以利用FN穿隧效應程式化快閃記億體元件；以及在抹除 快閃記憶體元件時，對控制閘極施加一第二正電壓，將汲 極區浮置，對源極區施加一第二負電壓，以利用通道FN 穿隧效應抹除快閃記憶體元件。 由於本發明之快閃記憶元件的程式化操作係採用FN 穿隧效應，其電子注入效率較高，故可以降低編碼時之記 憶胞電流，並同時能提高操作速度。由於程式化及抹除之 動作均利用F-N穿隧效應，電流消耗小，可有效降低整個 記憶體元件之功率損耗。 本發明提供一種快閃記憶體記憶胞陣列，此記憶胞陣 列該記億胞陣列是由複數個記憶胞、複數條字元線，複數 埋入式位元線以及複數條源極線所構成，其中複數個記憶 胞以每兩個記憶胞爲一組而形成複數個記憶胞組，複數個 記憶胞組並排成一行/列陣列，且每一記憶胞組中各個記 億胞之一源極共用一接觸窗，相鄰兩記憶胞組共用一汲 極；每一列中之各個記憶胞組中各記憶胞之汲極皆耦接所 對應之一條埋入式位元線；每一行之各個記憶胞組中各記 憶胞之源極藉由共用之接觸窗耦接對應之一條源極線；每 一行之各個記憶胞之控制閘極皆耦接對應之一條字元線。 本發明之記億胞陣列係以埋入式位元線耦接每一列中 各個記憶胞之汲極，由於不需要另外再形成電性連接位元 線與N型汲極區之接觸窗，因此可以增加元件之積集度。 __ 7_ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) -ϋ ϋ I I ϋ I ϋ am— ~ΛΜ§ I ϋ n I · n ϋ ϋ ϋ ϋ ϋ n 一0, · Μ* a··· * mm I 蜃 w w w w a··· mm μ· mb w mm I (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 550762 a? 9360twf.doc/006 _ B7 五、發明說明（g) 而且，埋入式位元線係爲一 N型井區，因爲埋入式位元線 位於汲極側，即使N型井區之阻値較高，對於電流的影響 不大，因而不會影響元件操作速率。此外，在本發明之記 憶胞陣列中，一條埋入式位元線可以串聯32至64個記憶 胞，然後再利用接觸窗連接埋入式位元線與一金屬線。於 是，本發明之記憶胞陣列與習知的反及閘（NAND)型記憶 胞陣列相比，其可以更爲增加積集度。 爲讓本發明之上述目的、特徵、和優點能更明顯易懂， 下文特舉一較佳實施例，並配合所附圖式，作詳細說明如 下： 圖式之簡單說明： 第1圖所繪示爲本發明快閃記憶體之上視圖。 第2A圖至第2H圖所繪示爲第1圖中沿A-A’線之製 造流程剖面圖。 第3A圖至第3C圖所繪示爲第1圖中沿線之製 造流程剖面圖。 第4圖所繪示爲本發明之快閃記憶體之結構剖面圖。 第5圖所繪示爲本發明之快閃記憶體之電路簡圖。 第6A圖所繪示爲本發明之快閃記憶體之程式化操作 模式不意圖。 第6B圖所繪示爲本發明之快閃記憶體之抹除ί栄作模 式示意圖。 圖式之標號說明： 10、100、200、300 ·•基底 8 __ — — — — — — — — — — — I· I I I I I I I <·1111 — — ！ 1.. — — — — — — — — — — — — — — — — — — — — I- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 五 經濟部智慧財產局員工消費合作社印製 550762 A7 93 60twf.doc/006 _ 这7 發明說明（q) 11、 106、204 : N 型井區 12、 102 :元件隔離結構 14 :主動區 16、222、308 :控制閘極 18、218、306 :浮置閘極 20、128、128a、208、304 :源極區 22、124、210、302 :汲極區 24、120、212、310、Pwell : P 型井區 104、202 :深P型井區 108 :氧化層 110、110a、114 :導體層 112 :介電層 116、206 :堆疊閘極結構 118、122、126、132 :圖案化光阻層 130、224 :間隙壁 134、214 :接觸窗 216、312 :穿隧氧化層 220 :閘極介電層
Qnl、Qn2、Qn3、Qn4、Qn5、Qn6、Qn7、Qn8、Qn9、QnlO、 Qnll、Qnl2 ·記憶胞 BLO、BL1、BL2 :位元線 SLO、SL1 :源極線 WLO、WL1、WL2、WL3 :字元線 實施例 -------------------丨_訂—I—線—AWI (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐） 550762 A7 9360twf.doc/006 五、發明說明（反） 第1圖爲繪示本發明之快閃記憶體之上視圖。請參照 第1圖，本發明之快閃記憶體是由基底10、元件隔離結構 12、主動區14、控制閘極16(字元線）、浮置閘極18、N 型源極區20、N型汲極區22與P型井區24所構成。其中， 基底10中已形成深P型井區（未圖示），在深P型井區上 具有一 N型井區11。元件隔離結構12設置於基底10中， 用以定義出主動區14，使N型井區11只位於主動區14 中。控制閘極16設置於基底10上，且垂直於主動區14。 浮置閘極18設置於控制閘極16(字元線)橫跨主動區14之 基底10下方。N型源極區20與N型汲極區22設置於浮 置閛極18兩側之N型井區11中。P型井區24設置於N 型井區11中，並包圍源極區20而通過浮置閘極18下方 延伸至N型汲極區22。設置於同一主動區14中之相鄰兩 記憶胞共用一個N型汲極區12，且N型汲極區12透過基 底10中之N型井區11而導通，亦即N型井區11係作爲 埋入式位元線。設置於同一主動區14中之相鄰兩記憶胞 之N型源極區20共用一源極線(未圖示）。 接著說明本發明之快閃記憶體之製造方法，第2A圖 至第2H圖、第3A圖至第3D圖爲分別繪示第1圖中沿A-A’ 線、B-B’線之製造流程剖面圖。 首先請參照第2A圖與第3A圖，提供一 N型基底100， 此N型基底100已形成元件隔離結構102，此元件隔離結 構102成條狀的佈局，並用以定義出主動區。形成元件隔 離結構102之方法例如是區域氧化法（Local Oxidation， 10 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製
— · 1 1 ϋ ϋ ϋ 1· 1 1· n ai ϋ ϋ ϋ ϋ I I * - ϋ 1 ϋ I ·1 ϋ H ^ —.1 n I H —.1 I I 1· ϋ I I I I ϋ I 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐) 550762 A7 9360twf.doc/006 B7 五、發明說明（9) LOCOS)或淺溝渠隔離法（Shallow Trench Isolation，STI), (請先閱讀背面之注意事項再填寫本頁> 其中元件隔離結構102之深度要能夠隔離後續形成之n型 井區106，因此其深度例如是4500埃左右。接著，在N 型基底100中形成深P型井區104,並在此深P型井區1〇4 內形成N型井區106，其中N型井區106之深度不會超過 隔離結構102之深度，其例如是1〇〇〇至15〇〇埃左右。之 後，於N型基底100表面形成一層氧化層1〇8，做爲穿隧 氧化層之用，氧化層108之形成方法例如是熱氧化法，其 厚度例如是90埃至100埃左右。 j 接著，請參照第2B圖與第3B圖，於氧化層108上形 成一層導體層（未圖示），其材質例如是摻雜的多晶矽，此 導體層之形成方法例如是利用化學氣相沈積法形成一層未 摻雜多晶矽層後，進行離子植入步驟以形成之，且此導體 層之厚度例如是800埃左右。然後將此導體層圖案化，使 其暴露出部分元件隔離結構102的表面，而形成如圖式之 導體層11〇。 經濟部智慧財產局員工消費合作社印製 接著，請參照第2C圖與第3C圖。依序於N型基底100 上形成一層介電層（未圖示）、一層導體層（未圖示）後，利 用罩幕將導體層圖案化，用以定義出做爲控制閘極之用的 導體層114，在定義導體層114的同時，繼續以相同的罩 幕定義介電層、導體層110，使其分別形成介電層112和 導體層ll〇a，其中導體層ii〇a係做爲浮置閘極之用。亦 即，快閃記憶體的堆疊閘極結構116係由圖示之導體層(控 制閘極）114、介電層112、導體層（浮置閘極）ll〇a與氧化 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 550762 Λ7 9360twf.doc/006 _ 五、發明說明（/0) 層108(穿隧氧化層）的堆疊結構所構成。 介電層112之材質例如是氧化矽/氮化矽/氧化砂等， 且其厚度例如是60埃/70埃/60埃左右，介電層n2之形 成方法例如是低壓化學氣相沈積法。當然，此介電層Π2 之材質也可以是氧化矽層、氧化矽/氮化矽層等。 導體層114之材質例如是摻雜的多晶政，且其厚度例 如是2〇〇〇埃左右，導體層II4之形成方法例如是以臨場 (In-Situ)摻雜離子之方式，利用化學氣相沈積法以形成之。 接著請參照第2D圖與第3D圖，於整個基底1〇〇上 形成一層圖案化光阻層118，此圖案化光阻層118暴露預 定形成源極的區域。然後，進行離子植入步驟，以圖案化 光阻層118爲罩幕，於堆疊閘極結構116 —側靠近源極之 基底100中的η型井區1〇6植入摻質而形成摻雜區。移除 圖案化光阻層118後，進行一熱製程，此熱製程例如是在 1000°C左右之溫度下，於含乾燥氧氣之環境中進行摻質之 驅入(Drive-in)，使摻雜區從堆疊閘極結構116之源極側通 過堆疊閘極結構116下方延伸至汲極側而形成P型井區 120。由於’第1圖之B-B’線剖面之結構在後續製程中皆 相同，因此以下只針對第1圖之A-A’線剖面之製程作說 明。 接著請參照第2E圖，於整個基底1〇〇上形成另一層 圖案化光阻層122，此圖案化光阻層122暴露預定形成汲 極的區域。然後，進行離子植入步驟，以堆疊閘極結構116 與圖案化光阻層122爲罩幕，於堆疊閘極結構116兩側預 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公爱） (請先閱讀背面之注意事項再填寫本頁)
-·--------訂-I 線丨辛· 550762 A7 9360twf.doc/006 B7 玉、發明說明（11) 定形成汲極之基底100中植入N型摻質以形成N型汲極 區124。進行離子植入步驟時，例如是先以50至60仟電 子伏特左右之植入能量，植入劑量爲lx 1015原子/平方公 分左右之砷離子後，再以30仟電子伏特左右之植入能量， 植入劑量爲lx 1〇14原子/平方公分左右之磷離子。其中， N型汲極區124係與N型井區106電性連接。之後，移除 圖案化光阻層122。 接著請參照第2F圖，於整個基底100上形成另一層 圖案化光阻層124，此圖案化光阻層124暴露預定形成源 極的區域。然後，進行離子植入步驟，以堆疊閘極結構116 與圖案化光阻層124爲罩幕，於堆疊閘極結構116兩側預 定形成源極之基底100中植入N型摻質，以形成N型源 極區126，且N型源極區126位於P型井區120中。N型 源極區之摻質例如是砷離子，植入能量爲50仟電子伏特 至60仟電子伏特左右，植入劑量爲lx 1〇15原子/平方公 分左右。之後，移除圖案化光阻層126。 接著請參照第2G圖，之後，於堆疊閘極結構116之 側壁形成間隙壁130，形成間隙壁130之步驟例如是先形 成一層絕緣層（未圖示），此絕緣層之材質例如是氮化矽， 然後利用非等向性蝕刻法移除部分絕緣層已於堆疊閘極結 構116之側壁形成間隙壁130。然後，於整個基底100上 形成一層圖案化光阻層132，此圖案化光阻層132暴露出 N型源極區12 8。然後，進行一蝕刻步驟’以圖案化光阻 層132與具有間隙壁130之堆疊閘極結構Π6爲罩幕，蝕 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 ;φί —---- •訂---------Aw---------------------- A7 經濟部智慧財產局員工消費合作社印製 550762 9360twf.doc/006—____________ 五、發明說明（/之） 刻基底100直到暴露p型井區120之表面以形成N型源 極區128a，其中N型源極區128a係位於間隙壁130下方， 因此後續形成之接觸窗會貫穿N型源極區l28a與P型井 區120間之接面使兩者電性短路連接在一起。 接著請參照第2H圖’移除圖案化光阻層132後，於 閘極結構I16之間的P型井區120上形成接觸窗134。接 觸窗134之材質例如是金屬鎢。接觸窗134之形成方法例 如是先於基底100上形成一層圖案化光阻層(未圖示），此 圖案化光阻層暴露出堆疊閘極結構116之間的P型井區 120，然後，於基底1〇〇上形成一層導體層(未圖示），此導 體層塡滿閘極結構116間的間隙。接著’進行回蝕刻製程， 使導體層之表面低於堆疊閘極結構116之表面，而於閘極 結構116之間的源極區128a上形成接觸窗134 ’之後移除 圖案化光阻層。其中，接觸窗134會貫穿N型源極區l28a 與P型井區120間之接面而使兩者電性短路連接在一起。 後續完成快閃記憶體之製程爲習知技藝者所周知，在此不 再贅述。 本發明係先以圖案化光阻層118覆蓋住預定形成汲極 之區域，然後，於預定形成源極之區域植入P型摻質，並 進行一熱製程，以摻質驅入基底100中，因此P型井區120 會從源極側通過堆疊閘極結構116下方而延伸至汲極側。 之後，再以另一層圖案化光阻層122覆蓋住預定形成源極 之區域，於預定形成汲極之區域分別植入砷離子與磷離子 而形成N型汲極區124。然後，以另一層圖案化光阻層覆 14 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------·------- •訂---------線---------------------- (請先閱讀背面之注意事項再填寫本頁) A7 經濟部智慧財產局員工消費合作社印製 550762 936Qtwf.doc/n〇6______ 五、發明說明（/^) 蓋住預定形成汲極之區域，於預定形成源極之區域分別植 入砷離子而形成N型源極區128。由於N型汲極區124摻 雜有砷離子可以耐高電壓，而摻雜硼離子則可以增加N型 汲極區124之區域。而且，由於N型汲極區124係與N 型井區106電性接觸，此N型井區106係作爲埋入式位元 線。因此，不需要另外再形成電性連接位元線與N型汲極 區124之接觸窗，而可以增加元件之積集度。 第4圖所繪示爲本發明之快閃記憶體之結構剖面圖。 請參照第4圖，本發明之快閃記憶體是由N型基底 200、深P型井區202、N型井區204、堆疊閘極結構206、 N型源極區208、N型汲極區210、P型井區212以及接觸 窗214所構成。堆疊閘極結構206是由穿隧氧化層216、 浮置閘極218、閘極介電層220、控制閘極222以及間隙 壁224所構成。 深P型井區202位於N.型基底200中。N型井區204 位於深P型井區中。堆疊閘極結構206位於N型基底200 上。N型源極區208位於堆疊閘極結構206 —側之間隙壁 224下方之N型井區204中。N型汲極區210位於堆疊閘 極結構206另一側之N型井區204中，且N型汲極區210 與N型井區204電性接觸。P型井區212位於N型井區204 中，並包圍N型源極區208而通過堆疊閘極結構206下方 延伸至N型汲極區210。接觸窗214貫穿N型源極區12 與P型井區120間之接面而使兩者電性短路連接在一起。 本發明於深P型井區中202中設置一 N型井區204， 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -.1 ϋ n H ϋ I I ϋ I I I ϋ I n .1 ϋ ·1 ϋ I I · ϋ ϋ ϋ ϋ ϋ ϋ ϋ I ϋ ml ί _1 1 H ϋ 1 H 1 ϋ ϋ ·1 - (請先閱讀背面之注意事項再填寫本頁) -n el H I ϋ ·1 · 經濟部智慧財產局員工消費合作社印製 550762 9360twf.doc/006 五、發明說明（β) 此Ν型井區204與Ν型汲極區210電性連接而可作爲埋 入式位元線，因此不需要另外再形成接觸窗以連接位元線 與Ν型汲極區210，而可以增加元件之積集度。 第5圖爲繪示本發明之快閃記憶體之電路簡圖。在第 5圖中繪示有複數個記憶胞Qnl至Qnl2、位元線BL0至位 元線BL2、以及字元線WL0至字元線WL3。複數個記憶 胞以每兩個記憶胞爲一組而形成複數個記憶胞組，上述複 數個記憶胞組並排成一行/列陣列，且每一記憶胞組中各 個記憶胞之源極共用一接觸窗，相鄰兩個記憶胞組共用一 汲極。每一列中之各個記憶胞組中之各記憶胞的汲極皆耦 接所對應之一條埋入式位元線，每一行之各個記憶胞組中 之各記億胞之源極藉由共用之接觸窗耦接對應之一條源極 線；每一行之各個記憶胞之控制閘極皆耦接對應之一條字 元線。舉例來說，同一列之記憶胞Qnl、Qn4、Qn7、Qnl。、 之汲極耦接至埋入式位元線BLO，記憶胞Qn2、Qn5、Qn8、 Qnll之汲極耦接至埋入式位元線BL1，記憶胞Qn3、Qn6、 Qn9、Qnl2之汲極耦接至埋入式位元線BL2。字元線WLO 連接記憶胞Qnl、Qn2、Qn3之控制閘極，字元線WL1連接 記憶胞Qn4、Qn5、Qn6控制閘極。字元線WL2連接記憶胞 Qn7、Qn8、Qn9之控制閘極。字元線WL3連接記憶胞Qnl。、 Qnn、Qnl2之控制閘極。記憶胞Qnl與Qn4、記憶胞Qn2與 Qn5、記憶胞Qn3與Qn6所屬之源極共用一條源極線SL0， 記憶胞Qn7與Qnl〇、記憶胞Qn8與Qnll、記憶胞Qn9與Qnl2 所屬之源極共用一條源極線SL1。而且，每一個記憶胞Qnl — — — — — — — — — — — II ·111!111 ·1111111! I I I I n — — — — — — — — — — — — — — — — I. (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 B7 550762 一 Q^60twf Hnr,/ 00^ 五、發明說明（/^) (請先閲讀背面之注意事項再填寫本頁) 至Qnl2更包括包圍源極區而通過堆疊閘極結構下方延伸至 汲極區之P型井區Pwell。而且，各個埋入式位元線BL0至 BL2可藉由接觸窗而連接至金屬導線。 本發明之記憶胞陣列係以埋入式位元線耦接每一列中 各個記憶胞之汲極，由於在記憶胞陣列中並沒有形成電性 連接位元線與N型汲極區之接觸窗，因此可以增加元件之 積集度。而且，埋入式位元線係爲一 N型井區，因爲埋入 式位元線位於汲極側，所以N型井區(埋入式位元線）之阻 値對於電流的影響不大，因而不會影響元件操作速率。此 外，由於N型井區之電阻値較低，因此在本發明之記憶胞 陣列中，一條埋入式位元線可以串聯32至64個記憶胞， 然後再利用接觸窗連接埋入式位元線與一金屬線。於是’ 本發明之記憶胞陣列與習知的反及閘(NAND)型記憶胞陣 列相比，其可以更爲增加積集度。 經濟部智慧財產局員工消費合作社印製 接著請參照表一、第6A圖與第6B圖，以明瞭本發 明較佳實施例之快閃記憶體元件之操作模式，其係包括程 式化（Program，第6A圖）、資料讀取（Read)，以及抹除 (Erase，第6B圖）等操作模式，並係以第3圖所示之記憶 胞Qn5爲例。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 550762 Q^60twf Hnr/ΠΠ^ A7 B7 五、發明說明（Μ ) 表一 經濟部智慧財產局員工消費合作社印製 程式化 讀取 抹除 選擇位元線 BL1 +VD + 1.5 浮置 非選擇位元線 BL0、BL2 ον ον ον 選擇字元線 WL1 -veg Vcc + V〇g 非選擇字元線 WL0、WL2、 WL3 ον ον ον 選擇源極線 SL0 浮置 ον -Vs 非選擇源極線 SL1 浮置 浮置 浮置 深P型井區 ον ον ον 當對記憶胞Qn5進行程式化時，係在控制閘極3〇8(WLl) • ϋ I ί I I ϋ n I n n n n I n ϋ I n ϋ a— I 一^JI 1 I— *1 ϋ __1 1 ί. I 1· ϋ ϋ ϋ 1' ϋ 1 ϋ n n —m n .1 n (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 550762 93 60twf\doc/006 五、發明說明（/7) 上施加一負偏壓-Veg，其例如是-10伏特至-12伏特左右； 在汲極區302(SL0)上施加一正偏壓+Vd，其例如是3伏特 至6伏特左右；將源極區304(BL1)浮置；並將深P型井區 (基底300)接地。如此，在程式化時，如此’即可在浮置 閘極308與基底300之間建立一個大的電場，而得以利用 FN-穿隧效應（Channel FN Tunneling)使電子從浮置閘極306 中經通道拉出，如第6A圖所示。 在進行上述程式化操作時，記憶胞Qn4與記憶胞Qn6 並不會程式化。這是因爲位元線BL0與位元線BL2爲接 地(0V)，因此記憶胞Qn4與記憶胞Qn6並不會產生FN-穿隧 效應(FN Timneling)，當然就不會程式化記憶胞Qn4與記憶 胞 Qn6。 此外，連接記憶胞Qnl、Qn2、Qn3之字元線WL0、連 接記憶胞Qn7、Qn8、Qn9之字元線WL2、與連接記憶胞Qnl0、 Qnll、Qnu之字元線WL3的電壓爲0伏特’因此記憶胞Qnl 至Qn3與記憶胞Qn7至Qnl2並不會產生FN-穿隧效應。 在進行記憶胞Qn5之讀取操作時，記憶胞Qn5之讀取 偏壓可設定如下：位元線BL1(汲極302)之偏壓爲vd，其 例如是1伏特至1.5伏特左右、字元線WL1(控制閘極308)、 源極線SL0(源極304)爲0伏特，而其他字元線WL0、WL2、 WL3爲接地（0V)。由於浮置閘極306存有電子的記憶胞的 通道關閉且電流很小，而浮置閘極306未存有電子的記憶 胞的通道打開且電流大，故可藉由記憶胞之通道開關/通 道電流大小來判斷儲存於此記憶胞中的數位資訊是「1」 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） Φ--------^---------A>#----------------------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 550762 9360twf.doc/0M. 五、發明說明) 還是「〇」。 當對記憶胞Qn5進行抹除時，係在字元線WL0(控制 閘極308)上施加一正偏壓+Veg，其例如是10伏特至12伏 特左右；對源極線SL0(源極區304)施加一負偏壓-Vs，其 例如是-3伏特至-6伏特左右，使汲極區302與深P型井區 (基底300)接地(0V)。如此，即可在浮置閘極306與基底300 之間建立一個大的電場，而得以利用通道FN-穿隧效應將 電子經由通道射入浮置閘極306中，如第4B圖所示。 在進行上述抹除操作時，記憶胞Qn4與記憶胞Qn6也 會會程式化。這是因爲記憶胞Qn4、Qn5、Qn6共用字元線 WL1與源極線SL0，因此本發明之快閃記憶體在進行抹除 操作時是以一個節區（Segment)—個節區進行抹除。 此外，連接記憶胞Qnl、Qn2、Qn3之字元線WL0、連 接記憶胞Qn7、Qn8、Qn9之字元線WL2、與連接記憶胞QnlQ、 Qnn、Qnl2之字元線WL3的電壓爲0伏特，因此記憶胞Qnl 至Qn3與記憶胞Qn7至Qnl2並不會產生FN-穿隧效應 (Channel FN Tunneling)而抹除記憶胞中之資料。 本發明之快閃記憶體元件中，於深P型井區中設置一 N型井區作爲埋入式位元線，因此不需要另外再形成接觸 窗以連接位元線與汲極區，而可以增加元件之積集度。而 且’即使汲極側之N型井區電阻値較高，對於操作電流影 響不大，因此利用N型井區作爲埋入式位元線並不會影響 元件操作速率。 而且，本發明之通道快閃記憶元件的程式化操作係採 --— _ 20 _ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） — — — — — — 藤 蒙 I I I I I I (請先閱讀背面之注意事項再填寫本頁) 550762 A7 _9160twf Hor./ΩΠ^ Β7 經濟部智慧財產局員工消費合作社印製 五、發明說明（β) 用FN-穿隧效應，其電子注入效率較高，故可以降低編碼 時之記憶胞電流，並同時能提高操作速度。由於程式化及 抹除之動作均利用F-N穿隧效應，其電流消耗小可有效降 低整個記憶體元件之功率損耗，同時也可以應用於大尺寸 頁面之平行程式化/抹除。此外，本發明不需要另外再形 成電性連接位元線與汲極區之接觸窗，因此可以增加元件 之積集度。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍內，當可作各種之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 (請先閱讀背面之注意事項再填寫本頁) ·· ϋ I n I ϋ ϋ ϋ I 1 ϋ ϋ I I ϋ I .1 ϋ n ϋ n ϋ H ϋ ϋ ϋ n H ϋ ϋ ϋ I ϋ H ϋ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）