TW548419B - Circuit structure of integrated graphing function chip and its test method - Google Patents

Description

548419 五、發明說明（1) 本發明係$ 整合繪圖功能晶 用一測試電路於 接導通，可藉由 控制器中，及在 術減少測試所冑 近年來，由 走向輕薄短小的 元件整合於同一 大的面積，故通 體製程技術的不 片中已不再窒礙 合晶片的開發。 關於一 片之電 測試模 複數倍 記憶體 之腳位 於資訊 時代趨 晶片中 常是以 斷進步 難行， 種整合 路構造 式中， 頻模式 端以多 數者。 相關產 勢，人 。以往 獨立晶 ，將繪 令人望 緣圖功 及其測 使繪圖 傳送複 工器與 業的南 們傾向 ，由於 片的形 圖晶片 之卻步 能之晶片 試方法， 控制器與 數組測試 倍數資料 ’尤指一種 其主要係利 各匯流排直 命令到繪圖 傳輸速度技 度發展以 於將越來 繪圖晶片 式製作， 與北橋整合在同一 ’並有薇商專研於整 及各類產品 越多的電子 需要佔用較 然隨著半導 B曰 口而每一新產品的研究開發，總免不了要針對各規格之 樣品做各種測試的動作，以驗證該產品的設計是否能正確 運作。一般而5 ’整合繪圖功能之北橋晶之構造係如第1 圖所不’其主要係包含有一繪圖控制器181及一北橋電 路1 8 3 °其中該北橋電路1 8 3包含有一前端匯流排（ hont Side Bus; FSB)控制器1 8 2、一記憶體控制器1 8 4及一PCI控制器186 ，該前端匯排控制器182透 過一前端匯流排1 2 5連接一中央處理器1 2，該記憶體 控制器1 8 4透過一記憶體匯流排1 4 5連接一記憶體1 4 ’ 該PCI (Peripheral Component Interconnect)控制 器則可透過一PCI匯流排18 5而連接至各周邊零件，而

548419 五、發明說明（2) 該繪圖控制器1 8 1則連接一顯示器1 6 晶片1 8時，則必需針對欲測試的項目對 輸入一連串的測試命令，再由顯示器1 6 反應及其所產生的數據是否與期望數據相 之設計或其產品是否有瑕疲。 然而，現代資訊科技日新月異，各種 規格一轉眼就被新一代規格取代，故而北 格之繁多（如各種時脈頻率規格之F SB、北 的PCI匯流排連接及V-Link連接、及各種 接控制等筹），世代更替之快速，實是令 對而言’繪圖控制器1 8 1規格的替換率 均約為北橋更換五次而繪圖控制器才更換 用整合晶片之電路構造及其測試方法並無 之測試獨立於北橋電路之外，故而一新的 用同樣的繪圖控制器，僅北橋在規格上有 配合北橋的改變而將整個模擬的流程重新 產生其對照用的測試數據。而一組測試數 到八個月，如此，不僅耗時費事， 嚴重的影響。此外，由於晶片越做 位數也越來越少，使得測試模式時沒有足 圖控制器之測試，亦成為業者的一大困擾 因此’如何針對上述習用整合晶片 。欲测 該整合 與記憶 符來判 試該整合 晶片1 8 體1 4之 斷該晶片 盛行一時的介面 橋電路 橋與南 規格記 人眼花 就慢了 一次0 法將繪 整合晶 所改變 跑過· 據的產 新產品 越小， 夠的腳 8 3規 橋間一般 憶體之連 療亂。相 許多，平 但由於習 圖控制器 片雖然使 ’然仍須 次，藉以 生約需六 推出的時 北橋之腳 位來做繪 試方法的缺| ，以及使用時所發生的問題提出一 解決方案’設計出一種簡有效的電路構造 之電路構造與其測 種新穎的 不僅可使繪圖

五、發明說明（3) = = 分離，減少測試時所需之腳位數，且 = = = ;及：：測試所需之時程，長久以來- 而本發明人a於夕tii 欲行解決<困難點所在’ 及鎖售之實；經：關研究、開發、 討、試作樣品及改良念二：設計、探 測試方法，以解決上述之問《。爰是， 之電以之，在於提供—種整合繪圖功能晶片 ^八要係於主控制模組中增設一測試電路， 匯流rijy控制器透過該測試電路而直接與各 ^發明之次要目的，在於提供一種整合繪圖功能晶片 «祕路構造測試電路尚包含有一頻率轉換器，可用以 轉換前端匯流排與繪控制器間資料傳輸之時脈頻率者。 本發明之又一目的，在於提供一種整合繪圖功能晶片 之電路構造，其測試電路尚包含有至少一多工器，可減少 繪圖控制器與各匯流排間連接所需之腳位者。σ 本發明之又一目的’在於提供一種整合繪圖功能晶片 =測試方法，係可以複數倍頻模式將測試命令傳送到其測 试電路，再轉換為單頻模試傳送到繪圖控制器，以減少資 料傳送所需之腳位者。 。 茲為使貴審查委員對本發明之特徵、結構及所達成 之功效有進一步之瞭解與遇識，謹佐以較佳之實施圖例及 五、發明說明（4) 示专圖先‘:參閱第2圖’係本發明一較佳實施例之方塊 控整合晶片30主要係包含有-㈣ -Pc/ ^ 〇 〇 1 路34。其中該繪圖控制器包含有 示器記憶體介面323，並可連接-顯 3 4 ρ §Χ 路3 4則包含有一前端匯流排控制器 以二ΐ憶體控制器3 4 4及-PCI㈣器3“， 記流排2 2 5連接中央處理器2 2、透過 流排而連接各周邊裳株J 4、以及透過PCI匯 以6直：=3式中使缘圖控制器32透過該測試 器。如此hir机排導通，而無需透過其對應之控制 :如此，即可使整合晶片3 〇中繪圖控 不路改變的影響’就算北橋電路不斷的世代交替 命令y對應的測試數據，可大幅縮短產品：二 试，=’請參閱！3圖與第4ffl，係本發明實施：於測 β時之方塊不意圖及其局部放大圖。 人曰q η 在測試過程中’整合晶片3 〇會被置於測試機：:曰= 機台會產生-類CPU模組27用以仿效cpu之：；並 :式命令輸入整合晶片3 〇。同理，測試機台亦 圮憶體模組2 8用以仿效記憶體的動作。 如圖所示，本發明之測試電路3 6尚可包 器3 6 1、栓鎖器（!^1；(：]〇3 6 5、及一多工器36/。 該實施例於測試模式中，可使繪圖控制器3 2透過測 548419 五、發明說明（5) 試電路3 6直接與各匯流排導通。測試時，類CPU模組2 7可利用前端匯流排3 4 2將測試命令，如繪圖加速琿控 制命令（Accelerated Graphics Port request; AGP request)、顯示器控制命令（Display request)及繪圖 引擎控制命令（Graphic Engine request)等，以四倍頻 模式傳送到測試電路3 6中，再利用除頻器3 6 1轉換為 單頻模式後透過PC I介面3 2 1傳送到繪圖控制器3 2中 ’如此將可使傳輸所需之腳位減少為原來的四分之一。 再者，在繪圖控制器3 2存取類記憶體模組2 8時， 可利用其記憶體介面3 2 3透過測試電路3 6而與記憶體 =流排3 4 4直接導通存取。利用多工器3 6 3將記憶體 介面3 2 3用1 28條訊號線傳輸之資料訊號，以時脈的高 準位與低準位來依序選取高64位元與低64位元的方式，以 便利用記憶體匯流排3 4 4中的64條資料匯流排來輸出資 料二再者，在輸入資料時，則以栓鎖器3 6 5分別於時脈 的同準位與低準位時操取記憶體匯流排3 4 4中的6 4條資 料匯流排形成1 2 8條記憶體介面3 2 3之資料訊號輸入至 2圖控制器3 2。最後，根據類記憶體模組2 8所接收的 為料或者整合晶片3 〇中的特定輸出腳位，即可判定此繪 圖控制器3 2是否通過測試。另外，本發明可利用二至四 條記憶體匯流排3 4 4中用來傳送控制訊 request .Graphic Engine^t 次疋D1Splay request)，如此更可大量減少測試時記憶體 端所需的腳位數。

第8頁 548419 五 發明說明（6) 橋電路改變的影ί發】：J:使繪圖控制器之測試不受北 的時:;=:=\命令測試，省下產生新測試數ΐ 式時腳位不足的j時所需之腳位，解決了測試模 外，上、實為晶片組設計上之-大突破。另 然本發月雖然是以整合繪圖功能之北橋晶片為主， 單=?技術同樣可運用於整合繪圖、北橋以及南橋之 综=述’當知本發明係有關於一種整合繪 日日片’尤才日-一種替人$合® ^丄a ^ 法，1 、，曰圖功月匕晶片之電路構造及其測試方 ί, ί主要係利用-測試電路於測試模式中，使繪圖；： 到綠圖控制”，及在記憶體端1、2;1复數： -Γ二少測試所需之腳位數者。故本發明 二為一虽有新穎性、進步性，及可供產業利用功效者 付合專利申請要件無疑，爰依法提請發 ς 貴審查委員早曰賜予本發明專利，實感= — 非田ί二ΐ ί ί者’僅為本發明之一較佳實施例而已，並 施之範圍，即凡依本發明申請專利範 圍所述之形狀、構造、方法、特徵及精神所為之均等變化 與修飾，均應包括於本發明之申請專利範圍内。

548419 五、發明說明（7) 圖 號 簡單說 明 • I 2 中 央 處 理 器 I 4 記 憶 體 I 6 顯 示 器 I 8 I 繪 圖 控 制 器 I 8 3 北 橋 電 路 I 8 5 PCI匯流排 2 2 中 央 處 理 器 2 4 記 憶 體 2 6 顯 示 器 2 8 類 記 憶 體 模 組 3 0 整 合 晶 片 3 2 I PCI介面 3 4 北 橋 電 路 3 4 4 記 憶 體 控 制 器 3 6 測 試 電 路 363 多工器 5 5 2 4 6 5 5 3 2 6 1 5 248888247 2 2 4 4 6 6 1X 1± 1± IX 1± 1X oo oo oo 0〇 0〇 00 前端匯流排 記憶體匯排 整合晶片 前端匯流排控制器 記憶體控制器 PCI控制器 前端匯流排 記憶體匯流排 類CPU模組 繪圖控制器 記憶體介面 前端匯流排控制器 PCI控制器 除頻器 栓鎖器

第10頁 548419 圖式簡單說明 第1圖：係習用整合繪圖功能之北橋晶片構造及周邊裝置 連結之示意圖； 第2圖：係本發明一較佳實施例之方塊示意圖； 第3圖：係本發明於測試模式時之方塊圖示意圖；及 第4圖：係本發明測試模式之局部放大圖。

Claims (1)

1. 548419

   六，申請專利範圍 •一種整合繪圖功能晶片 之電路構造， 其主要係包含有 一主控制模組’其内部至少設有一前端匯流排控制器 可透過一前端匯流排連接至一中央處理器；一纪 憶體控制器，可透過一記憶體匯流排而連接至一記 憶體； 一繪圖控制器，用以處理一圖形顯示、一繪圖加速槔 與一繪圖引擎等相關指令與動作；及 一測試電路’設於該主控制模組中，可於一測試模式 I使該繪圖控制器透過該測試電路直接與各該匯 =排導通，而無需透過主控制模組中之各該控^器 如申請專利範圍第1項所述之電路構造， 控制器包含有一pci介面，可透過該測試 月端匯流排。 其中’在該測試模 圖控制器的資料 並以該繪圖控制 處理該些測試數 式時，該測試電 傳輸速度來處理 器的資料傳輸速 據。 路係以數倍於該繪 複數個測試數據， 度與該繪圖控制器 其中該繪圖 t路連接該 4 •如申請專利範圍第1項所述之電路構造，其 控制器包含有一記憶體介面，玎透過該測試 該記憶體匯流排。 •如申請專利範圍第1項所述之電路構造，其 電路包含有一頻率轉換器，用以轉換該前端 中該繪圖 電路連接 中該測試 匯流排與

   548419 六 7 10 申請專利範圍 該繪圖控制器間資 .‘由^主_ 得輪之時脈韻丰卜 如申凊專利範圍第4項：：頻革。 轉換器係為-除頻器所4之電路構造 •如申請專利範圍第JL項 電路包含有至少一多工述之電路構造，其中該測試 電路與各該匯流排間連栓鎖器’可減少該測試 由咬宙~ 哪阅運接所需之腳位者 申明專利範圍第i項所 制模組係可為一北橋電路^之電路構造 .如申請專利範圍第丄項所述之電路 $模組係可為一整合北橋與南橋之電路 •一種整合繪圖功能晶片 甘+ $ ^ 下列步驟： 月H式方法’其主要係包含有 ==測試命令與其所對應之複數，且測試數據； 啟動m — 刻試模式，使—繪圖控制器可透過一 ^式電路直接連接至一前端s流排與一記憶體匯流 排， 利用該前端匯排將該複數組測試命令透過該測試電路 傳送到該繪圖控制器中； 藉由比對繪圖控制器根據該複數組測試命令所產生之 複數組測試數據而可獲得該繪圖控制器之測試社 者。 、° •如申請專利範圍第9項所述之測試方法，其中該繪圖 控制器包含有一PCI介面，該測試電路包含有一除頻 器’而其測試步驟中，則可以複數倍頻模式將該複數 其中該頻率 其中該測試 其中該主控 其中該主控 第13頁 548419

   六、申請專利範圍 > 組測試命令傳送到該測試電中、，再以該除頻器轉換 為一單頻模式經由該pc 1介面傳送到該繪圖控制器中 〇 1 1 ·如申請專利範圍第1 0項戶斤述之測β式方法，其中係以四 倍頻模式將該複數組測試命令傳送到該測試電路中者 1 2 ·如申請專利範圍第9項所述之測試方法，其中該繪圖 控制器包含有一記憶體介面’該測試電路含包有一多 工器與一栓鎖器，可利用該記憶體匯流中之一資料匯 流排與該記憶體介面作資料訊號之傳輸者。 1 3 如申凊專利範圍第1 2項所述之測試方法，其中該測試 電路尚可利用該記憶體匯排中之複數條控制訊號線作 Κ 為测試命令類別辨識之用者。 如申請專利範圍第9項所述之測試方法，其中該複數 組測試命令係可包含有一繪圖加速埠控制命令、一顯 不器控制命令、一繪圖引擎控制命令及其组合式之其 中之一者。 ’