TW533552B - Split gate flash memory with contactless control gate - Google Patents
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Description
533552 五、發明說明（1) 發明領域： : 本發明係有關於非揮發性記憶元件，特別是指一種分 閘快閃記憶體共無控制閘極接觸之快閃記憶胞以節省單位 記憶胞佔用面積之方法與元件結構。 ‘ 發明背景： 在近年資訊爆炸的年代，快閃記憶體元件來成為一種 重要且當紅之非揮發性記憶元件之一，已是勢不可擋。主鲁_ 要是拜快閃記憶體元件具有低消粍功率，存取迅速等優點 且沒有硬碟不夠堅固的缺點。因此已大量的被使用於儲存 資料像個人電腦特別是筆記型電腦，掌上型電子記事薄， 行動電話，數位相機數位錄音筆與Μ P 3播放器等電子產 品。 - 傳統分閘快閃記憶體元件，陳述如下：參考圖一，首 先，在一半導體晶圓（例如矽晶圓）2之上表面以一耦合氧 化層5 (厚約7.0-10.0 nm，典型值約8.5 nm)覆蓋半導體 晶圓之上表面的一部份（亦即浮置閘極區。一厚的浮置閘籲參 極1 0 (厚約8 0 - 1 5 0 nm，典型值約1 20 nm)建構在耦合氧化 層5之上。在浮置閘極1 0的上表面係以熱氧化法長一氧化 區2 0，氧化區2 0的中央厚約1 5 0 nm，但兩邊則很薄，這樣 的結果將使得浮置閘極1 0的上表面呈現出兩終端向上尖的 ：
第4頁 533552 五、發明說明（4) 閘極1 4 5與浮置閘極1 1 0之間的複晶矽間氧化層1 3 0—如圖 一所示之傳統分閘快閃記憶胞結構。不過，本發明之快閃 記憶胞控制閘極1 4 5則與習知技術不同，每一橫列之記憶 胞之控制閘極係一相連接的複晶石夕層，而且僅有排列於記 憶胞區以外的區域，再形成一接觸區而承擔。此外，傳統 分閘快閃記憶胞耦合至浮置閘極1 4 5下方的源極區，在本 發明中則係位於左右隔離區I之間的擴散區1 4 0取代，同時 擴散區並爭接縱行之記憶胞，而成位元線。此外，請注意 每列記憶胞之左右浮置閘極F之間除了擴散區1 4 0外尚有通 道啟始電壓调整的通道區1 4 2 (也是圖二的C Η ’請同時蒼考 圖三的佈局示意圖。 圖三佈局圖中包含以隔離區域 I以外的主動區、橫向 數列控制閘極線CG形成於主動區上，控制閘極線CG覆蓋於 浮置閘極F上，並且控制閘極及浮置閘極更包含部分邊緣 覆蓋於隔離區域 I上，擴散區D則係位於左右隔離區I之間 的縱行的半導體基板内，經由退火處理，而使得擴散區D 深入浮置閘極F下方，以增加耦合比。 圖四至圖七則示為達成圖二之快閃記憶胞結構的形成 方法。清先參考圖四，在隔離區I以傳統方法形成於半導 體基板1 0 0之後，接著，全面以高溫熱氧化製程形成厚約 7 . 0 - 1 0 . 0 nm，典型值約8 · 5 nm的閘極氧化層1 0 5 (或稱搞 合氧化層）。一第一複晶矽區1 1 0 (厚約8 0 - 1 5 0 nm，典型
第7頁 533552 五、發明說明（5) 值約1 20 nm)建構在耦合氧化層1 05之上。接著，再沉積厚 約150至2 0 0 nm-氮化矽層112在第一複晶矽區110的上表 面。隨後以微影製程形成光阻圖案（未圖示）在氮化矽層 上，光阻圖案具有複數個開口 ，以定義浮置閘極區1 1 4的 位置。接著，再以蝕刻技術形成開口於氮化矽層11 4之 中 〇 請參考圖五，接著，再以高溫熱氧化製程以氮化矽圖 案層1 1 4為罩幕，長一氧化區1 2 0，氧化區1 2 0的中央厚約 1 5 0 nm，但兩邊則很薄，這樣的結果將使得第一複晶矽 | 1 1 0的上表面呈現出兩終端向上尖的結構。隨後，氮化矽 層以熱磷酸鹽溶液去除。 請蒼考圖六’接者’以氧化區120為罩幕’施以钱刻 製程，以留下複晶矽層1 1 0區塊於終止層複晶矽氧化層3 0 再沉積一層薄的高溫氧化層，例如HTO是覆蓋於半導體晶 圓1 0 0的上表面（厚度約為1 5 - 2 5 nm )，及所有浮置閘極1 1 0 側壁及氧化區1 2 0上。隨後，如圖所示，再施以離子佈植 植入導電性雜質於半導體基板，以調整通道1 4 2的啟始電 壓。不過本步驟也可以省略。緊接著，再形成一光阻圖案< (未圖示）以做為擴散區離子佈植的罩幕層，光阻圖案的開 口 ，係.如圖三所示佈局圖中之左右隔離區I之間的區域D。 隨後，施以離子佈植，植入η +導電性雜質。在去除光阻圖 案後，另一高溫的熱處理製程，接著實施，以使擴散區
第8頁 533552 五、發明說明（6) 1 4 0内的雜質向半導體晶圓内擴散，以形成一接面，並向 浮置閘極區1 1 0下的半導體晶圓1 0 0擴散以增加耦合比。 接著，請參考圖七所示的橫截面示意圖，以化學氣相 沉積法將第二複晶石夕層1 4 5，一致性的（c ο n f 〇 r m i t y )覆蓋 於複晶矽層間氧化層1 3 0的上方，厚度約為1 5 0 - 2 5 0 nni。 最後，形成光阻圖案（未圖示）定義控制閘極線，再以氧化 層130為蝕刻終止層，以HBr/Cl 2/02電漿蝕刻去除裸露之複 晶矽層1 4 5。以形成控制閘極（字線），蝕刻後之結構如圖 二所示的橫截面示意圖，及圖三之佈局示意圖所指的區 域。 依據圖二及圖三，本發明之記憶胞陣列係無控制閘極 接觸的，與傳統之N 0 R型快閃記憶胞有很大的不同，因 此，以下將說明其操作原理。首先請參考圖三。依據本發 明之設計，當欲對記憶胞乙程式化（p r 〇 g r a m m i n g )時，則 通過記憶胞乙之控制閘極就連接至一高電壓，以使這一控 制閘極Ο N，接著使記憶胞乙之擴散區也連接至高電壓，其 餘相鄰各記憶胞甲、丙的擴散區均接地。讀取乙記憶胞的 狀態時，乙記憶胞之控制閘極線施加一約比無電荷在浮置 閘極内時之啟始電壓稍大的電壓，以使乙記憶胞Ο N，同樣 乙記憶胞之擴散區連接一正電壓並且鄰近記憶胞甲、丙之 擴散區（接地）。當乙記憶胞之浮置閘極内有電荷時，啟始 電壓大於加以控制閘極的電壓，因此，就讀不到電流。反
第9頁 533552 五、發明說明（7) 之乙記憶胞之浮置閘極無電荷時，就可讀到電流。資料抹 除時，指定列的控制閘極整條加大電壓即可使該被指定列 之浮置閘極自氧化區的尖端電場而移出電荷。本發明讀取 狀態仍然可以很容易分辨。 本發明具有如下之優點： 1每列記憶胞共用一控制閘極線字線，記憶胞區域内 每個記憶胞不需另外形成接觸因此，可以縮減單位記憶胞 所需的石夕平面面積。 2資料抹除的速率可以更快。 3由於控制閘極只需定義控制閘極線，因此，可減少 控制閘極對浮置閘極疊對誤差的問題。 以上所述僅為本發明之較佳實施例而已，並非用以限定本 發明之申請專利範圍；凡其它未脫離本發明所揭示之精神 下所完成之等效改變或修飾，均應包含在下述之申請專利 範圍内。
第10頁 533552 圖式簡單說明 圖式簡單說明 本發明的較佳實施例將於往後之說明文字中輔以下列 圖形做更詳細的闡述： 圖一顯示傳統NOR型分閘快閃記憶體的橫戴面圖。 圖二顯 截面示意圖 圖三顯 圖。 圖四顯 石夕層及氮化 極 。 圖五顯 成氧化區塊 圖六顯 施以蝕刻複 散區之離子 圖七顯 制閘極線的 示本發明之分閘快閃記憶體共用控制閘極的橫 示本發明之分閘快閃記憶體陣列佈局之示意 示依據本發明之方法形成閘極氧化層第一複晶 矽層，該氮化矽層並經圖案化以定義浮置閘 示依據本發明之方法施以高溫熱氧化製程以形 的橫截面示意圖。 示在去除氮化矽層後，再以氧化區塊為罩幕， 晶矽層而形成浮置閘極，並施以通道及縱列擴 佈植及沉積複晶石夕間氧化層的橫截面示意圖。 示形成第二複晶矽層，再予以圖案化以形成控 橫截面示意圖。 圖號對照表： 2 20 40 120 耦合氧化層 5 半導體晶圓 浮置閘極區 10、110 氧化區塊 複晶矽間氧化層3 0、1 3 0源極區
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Claims (1)
- 533552 六、申請專利範圍 之浮置閘極下之擴散區亦施加一正電壓，該記憶胞相鄰之 擴散區接地而達成。 5. 如申請專利範圍第1項之無控制閘極接觸區分閘快閃記 憶胞陣列結構，其中上述之.每一記憶胞之讀取，係經由通 過該記憶胞之控制閘極線加一正電壓，且通過該記憶胞之 浮置閘極下之擴散區亦施加一正電壓，該記憶胞相鄰之擴 散區接地而達成。 6. 如申請專利範圍第1項之無控制閘極接觸區分閘快閃記 憶胞陣列結構，其中上述之每一記憶胞之資料抹除，係經 由通過該記憶胞之控制閘極線加一正電壓而達成，因此， 一次將抹除一列之記憶胞内的資料。 記憶胞 少包含 複 板上， 複 極，以 數個隔 胞，每 複 7. —種形成於半導體基板上之無控制閘極接觸區分閘快閃 陣列結構，該無接觸區分閘快閃記憶胞陣列結構至 數個隔離區塊，以陣列排列方式形成於該半導體基 數個快閃記憶胞，每一該快閃記憶胞包含浮置閘 陣列排列方式形成於該半導體基板上，且位於該複 離區塊以外的主動區上，而構成複數列快閃記憶 列快閃記憶胞共用一控制閘極線； 數縱行擴散區形成於該隔離區塊縱行之間的半導體第14頁 533552 六、申請專利範圍 基板内，且與上述每列快閃記憶胞之控制閘極線相會；及 因此，經由指定列之控制閘極及指定行擴散區可分別 指定一記憶胞，以進行對該被指定之記憶胞程式化，或讀 取資料。 8. 如申請專利範圍第7項之無控制閘極接觸區分閘快閃記 憶胞陣列結構，其中上述之每一記憶胞之浮置閘極並部分 形成於該擴散區上，以增加浮置閘極對該擴散區之輕合 比。 9. 如申請專利範圍第7項之無控制閘極接觸區分閘快閃記 憶胞陣列結構，更包含形成通道於上述之每列控制閘極線 下方兩相鄰浮置閘極之間的半導體基板内。 1 0 .如申請專利範圍第7項之無控制閘極接觸區分閘快閃記 憶胞陣列結構，其中上述之每一記憶胞之程式化，係經由 通過該記憶胞之控制閘極線加一正電壓，且通過該記憶胞 之浮置閘極下之擴散區亦施加一正電壓，該記憶胞相鄰之 擴散區接地而達成。 1 1.如申請專利範圍第7項之無控制閘極接觸區分閘快閃記 憶胞陣列結構，其中上述之每一記憶胞之讀取，係經由通 過該記憶胞之控制閘極線加一正電壓，且通過該記憶胞之 浮置閘極下之擴散區亦施加一正電壓，該記憶胞相鄰之擴第15頁 533552 六、申請專利範圍 散區接地而達成。 1 2.如申請專利範圍第7項之無控制閘極接觸區分閘快閃記 憶胞陣列結構，其中上述之每一記憶胞之資料抹除，係經 由通過該記憶胞之控制閘極線加一正電壓而達成，因此， 一次將抹除一列之記憶胞内的資料。第16頁
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