TW506049B

TW506049B - Semiconductor device and its manufacturing method

Info

Publication number: TW506049B
Application number: TW090107157A
Authority: TW
Inventors: Tatsuya Daikoku; Yoshiaki Toshima
Original assignee: Toshiba Corp
Priority date: 2000-03-27
Filing date: 2001-03-27
Publication date: 2002-10-11
Also published as: KR100372072B1; KR20010091035A

Description

506049 7418pif.doc/008 ^ 五、發明說明（I ) [所屬的技術領域] 本發明是有關於一種混載有類比（Analog)電路與數位（Digital)電路的半導體裝置的結構及其製造方法。 [習知技術] 近年來，隨著攜帶型終端的普及，基於輕量小型與低成本化的要求，正在推進將歷來用不同的晶片所構成的類比電路與數位電路載於同一晶片上的部件的開發工作。但當把數位電路與類比電路形成於同一晶片上後’ 由數位電路發生的雜訊（Noise)即通過基板或井進入類比電路，有時就會干擾良好的類比作業。第l〇a圖至第10c圖槪示習知技術的混載數位電路與類比電路的半導體裝置結構例的裝置剖面圖。第11a圖〜第11c圖是經由模擬求得的各種結構中由數位電路進入類比電路的雜訊大小的曲線圖。橫軸表示數位電路所發生的雜訊頻率，縱軸表面進入的雜訊的大小。第10a圖示明在形成於p型基板510中的同一 η井 520中同時形成數位電路530與類比電路540的習知技術的結構（以下將此結構稱爲同一井結構）。在此圖中還示 i 明在數位電路530與類比電路540之間附設有保護環 (Guard ring) 550 的結構。上面所謂的保護環乃是爲了吸收數位電路漏泄出@ 雜訊而在數位電路530與類比電路540之間所設的高濃度 4 本紙張尺度適用中國國家標準（CNShVl規格（210x 297公f ) (請先閱讀背面之注音？事項再填寫本頁) 丨訂---------率經濟部智慧財產局員工消費合作社印製經濟部智慧財產局員工消費合作社印制取 506049 7418pif.doc/008 β7 ____ -1.... ……--..... . — 一— ——. . 五 '發明說明) x雜i的擴散區，它形成壁狀或包圍數位電路的環狀。如第lla圖所示，在只有同一井結構的情形’不論雜訊頻率如何，從數位電路530進到類比電路540的雜訊都是極大的。在設有保護環550時’雖然有所改善’但仍有很大雜訊進入類比電路。如第l〇b圖所示的是，在P型半導體基板512中分別獨立形成了 η井5M與η井562,而分別將數位電路532 形成於η井522內，將類比電路542形成於η井562內。特別是在類比電路形成區中，還在！^井562內形成了 Ρ井 572而於其中形成類比電路542。這樣，在類比電路的形成區中便備有Ρ型基板512/η井562/ρ井572組成的三重結構，在此稱作二重井（Triple well)結構。在由這種結構形成保護環552時，則如同一圖中所示，將其形成於數位電路532與類比電路542之間η井522內。習知技術的半導體基板512基於製程上容易處理等理由，專門採用比電阻約1Ω ΧΠ1的較低電阻的基板。如第lib圖所示’在三重井結構下，相對於雜訊頻率在100M ( 108) HZ以下時，即使是沒有保護環，也能將進入的雜訊級（Noise level)抑制到_6〇以下，具備有保護環552的話’則能將全體進入的雜訊級進一步降低。但當雜訊頻率超適1G ( 1〇9) MZ後，即使設有保護環552，也不能忽視進入的雜訊。桌l〇C园不明抹用砂絕緣體（Silicon On Insulator， 5 本紙張尺度適用中國國家標準（CNSM4規格-- 公:¾ ) (請先閱讀背面之注意事項再填寫本頁)

506049 7418pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明說明（]) SOI)基板的結構。SOI基板是夾設氧化層516而於上層 524、下層514上設有半導體層的基板。採用SOI基板時，例如於上層半導體層中中隔P型半導體574而形成η井層 524、564，並分別在各井內形成數位電路534與類比電路 544 〇如第11c圖所示，採用SOI基板時，在備有保護環的結構中吸收雜訊的效果顯著，增大了防止雜訊進入類比電路544的效果。現在考慮第l〇b圖所示三重井結構中進入類比電路 542中的雜訊進入路徑，可分爲從數位電路532沿橫向通過η井522的表面層而進入，以及通過數位電路532的下層半導體基板512到達類比電路，保護環552對於沿橫向漏泄的雜訊顯示出高的吸收效果，但對於通過下層半導體基板512而漏泄的雜訊則幾乎不能期望它的吸收效應。與此相反，第l〇c圖所示的SOI基板結構由於η井524的下層是Si02層516，漏到下層中的雜訊於此受阻。因此，進到類比電路544內主要雜訊路徑由於是沿橫向漏泄到井中表面層的路徑，保護環554的吸收效果能夠顯著提高。 [欲解決的問題點j 如上所述，習知技術的半導體裝置結構中，認爲將 SOI基板與保護環相組合能最有效地阻止數位電路發生的雜訊進入類比電路，但即使是採用了 SOI基板時，對於 6 (請先閱讀背面之注意事項再填寫本頁) .卜， i I I I---訂-------丨-線— 本紙張瓦度適用中國國家標準（CNS)A4規格（2〗〇χ 297公f ) 506049 A7 B7 經濟部智慧財產局員工消費合作社印製 7418pif.doc/008 五、發明說明（β) 更高效率的雜訊，也正在尋求能有效地阻止雜訊進入類比電路的結構。另一方面是由於SOI基板一般比普通的半導體基板的成本高，而且基板的中間層即氧化層516的熱導率差，對於作業中元件產生的熱不能有效地逸散，或者，.亦被指出，在發生熱載子時，由於不能使其從結構上逸散，而產生電晶體持性不穩等使用方面的問題。 [解決問題點的手段] 本發明的目的在於，爲解決上述問題提供採用新的 SOI基板的結構以及能代替SOI基板的結構，這種結構對於混載有數位電路和類比電路的半導體裝置能更有效地防止雜訊從數位電路進入類比電路，同時還提供這類結構的製造方法。本發明的半導體裝置的第一特徵是，使混載有數位電路與類比電路的半導體裝置具有：第1導電型半導體基板；分別形成於半導體基板表面層上的第2導電型的第1 井與第2導電型的第2井；形成於第1井內表面層上的數位電路；形成於第2井內表面層上的類比電路，而此半導體基板至少具有第1井的1000倍以上的比電阻。根據上述半導體裝置的第一特徵，由於半導體基板電阻充分地高，就能阻止第1井內形成的數位電路上發生的雜訊經由第1井周圍的高電阻半導體基板進入類比電路。 7 本紙張尺度適用中國國家標準（CNS)A4規格（210x 297公t ) (請先閱讀背面之注音？事項再填寫本頁)

506049 A7 B7 7418pif.doc/008 五、發明說明（< ) 本發明的半導體裝置的第二特徵是，使混載有數位電路與類比電路的半導體裝置包括：具有夾設著絕緣層的上層半導體層與下層半導體層的基板；在上層半導體層內，隔著第1導電型的半導體區域分別獨立形成的第2導電型的第1井與第2導電型的第2井；形成於第1.井內表面層上的數位電路；形成於第2井內表面層上的類比電路；以及形成於數位電路與第2井之間的第1井的內側區域或是第1井與第2井之間的表面層上的導電性保護環，而此保護環底部與第1井底部至少是在0.8/zm以下。根據上述半導體裝置的第二特徵，在採用SOI基板的結構中雖然設有深的保護環，但在應用了 SOI基板的情形，由於第1井與第2井的下層成爲絕緣層，數位電路發生的雜訊就難以通過各井的下層進入類比電路。因此，由於漏泄的雜訊的進入路徑主要是沿橫向流動的路徑，以在此進入路徑的途中設置保護環，就能有效地阻止雜訊進入。此外，不採用與習知的情形相同的淺保護環，而是採用充分深的保護環就可在廣範圍內吸收漏泄的雜訊，從而能有效地阻止雜訊進入類比電路。爲讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下： [圖式之簡單說明] 第1圖包括： 8 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂---------線»1 經濟部智慧財產局員工消費合作社印製 506049 7418pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明說明（c) 第la圖，示明第一實施例的半導體裝置結構的平面第lb圖，示明第一實施例的半導體裝置結構的剖面圖；第2圖包括：第2a圖，不明第一實施例的半導體裝置結構中進入類比電路中的雜訊級與習知技術結構的相比較的曲線圖；第2b圖，示明分別形成於類比電路形成區與數位電路形成區的井之間距離W與進入雜訊間的關係的曲線圖；第3圖是第一實施例的高電阻半導體基板上形成的電感元件的頻率與Q値的關係與使用習知技術的半導體基板的情形相比較的曲線圖；桌4圖包括：第4a圖，示明第一實施例的高電阻半導體基板上發生的滑移例的平面圖；第4b圖，示明用於抑制這種滑移的發生而在外周緣部形成低電阻區的井的平面圖；第5圖包括：第5a圖，示明第二實施例的半導體裝置結構的平面圖；第5b至5d圖，示明第二實施例的半導體裝置結構的剖面圖； 9 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） (請先閱讀背面之注意事項再填寫本頁)

— — — — — — — · I -線· 506049 7418pindoc/011 op 107丨57猇恵训說叫蚩修t丨：苜 Λ7 B7 I 15 11 五、發明說明（'））第6圖是示明第二實施例的半導體裝置結構中從井底部到保護is底部的距離t與進入雜訊的關係的曲線圖；第7·圖是例示採用了第一與第二實施例的半導體裝置結構的CMOS電路結構的裝置剖面圖；第8a圖至第！£圖是示明第三實施例的各種保護環結構的部分的裝置剖面圖；第9a圖至第9e圖是75明第三實施例中利用埋入元件分離形成製程的保護環製造方法的製程圖；第l〇a圖至第10c圖是不明習知技術的半導體裝置的各種結構的裝置剖面圖；以及第11a圖至第11c圖是示明相對於習知技術的半導體裝置的各種結構所進入的雜訊大小的曲線圖。 [圖式標號說明] 10、11、12、m:高電阻基板 10A :絕緣層 13、14:晶片 14B :低電阻區 14A :高電阻區 20、21、22、40、41、150、170、520、522、·· π井 —^ 30、530、532、534 ··數位電路 72、75 :離子植入區 73 :金屬 74、516 ：氧化膜 10 本紙張尺度通用中00家標準（CNS)yV!規格（210x297公餐） ---------^ I ^--i I I ---I ----11 — —^ (請先閲讀背面之注意事項再填寫本頁) 31、 50、 51、 160 、180、 572 ： p 32、 34、 61、 62 ：閘極 33、 > 35 ^ 63、 64 ：源/汲極區 60、 540 、542 、544 :類比電路 70、 • 71、 81、 550 、552 : 保護環經濟部智慧財產局員工消費合作社印裂 Λ7 ---^ 五、發明說明（8 ) 76、220 :金屬矽化物層 91 - 92 - 93 - 94 - 95 i 96_> 97 - 98 ： Μ 120 元件分離層用_的_溝 121 •保護環用霞 130 二氧化矽膜_ 140 光阻膜 210 離子植 510、512 : p 基扳· 514 下層 524 上層 574 P理半導體區 Al、A2、A3 :支撐-梢的接觸點 T :距離 W :間隔 506049 [較佳實施例] 下面對照附圖說明本發明的實施例。第一實施例第一實施例的半導體裝置的基本構成與習知技術的三重井結構相同，但於習知相異處係在於使用了高電阻基板作爲半導體基板。根據上述特徵，由於半導體基板電阻充分地高，形成於第1井內的數位電路發生的雜訊由於有第1井周圍的高電阻半導體基板，就能阻止其進入第2井內形成的類比電路內。半導體基板可以採用MCZ (加磁場的Czochralski) 法、CZ (Czochralski)法與FZ (浮壓）法中的任一種製作，固溶氧量可在lx 1018原子/cm3以下。第1與第2井的間隔（W)至少要離開0.5/zm以上，隨著此間隔的增大能增加兩井間的電阻而可更有效地阻止雜訊進入類比電路，不過特別當兩井的間距在0.5μ m以上時，能取得良好的阻止雜訊進入的效果。、此外，在具有上述特徵的半導體裝置中，也可使第2 井內的表面層中具有第1導電型的第3井，而在第3井內形成類比電路。 ----------i —丨 —訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印裂本紙张尺/艾適用中國國家標準（CIsiS)A l規格（21〇 X 997公雙） 506049 A7 B7 7418pif.doc/008 五、發明說明) _ 這時，除由高電阻半導體基板有效地阻止雜訊進入之外，還能通過第2井與第3井之間的P-N接面電阻有效地阻止雜訊的進入° (請先閱讀背面之注意事項再填寫本頁) 下面更詳細地說明第一實施例的半導體裝置。第la圖與第lb圖分別是示明第一實施例的數位電路與類比電路混載的半導體裝置結構的裝置平面圖與裝置剖面圖。如圖所示，在P型高電阻基板10中的數位電路形成區中與類比電路形成區中分別獨立地形成有η井20 與η井40。在類比電路的形成區中再於η井40內形成ρ 井50，並在此ρ井內形成類比電路60。另一方面，在數位電路形成區中於η井20內形成數位電路30。各個電路是包含有以金氧半電晶體與雙載子電晶體等爲代表的主動元件的電路。各井的尺寸，例如η井20與η井40的深度約1.5 // m。η井20與η井40的間隔w例如約0.5/zm。高電阻基板10，例如當ρ井50爲0.25Ω .cm而n 井20和η井40爲0.065 Ω .cm時，最好是具有這些井的經濟部智慧財產局員工消費合作社印製 1000倍以上的比電阻而尤爲最好是具有ρ井的1000倍以上的比電阻的高電阻基板。例如最好採用比電阻爲25〇 Q.cm以上的高電阻基板。這樣的比電阻値，作爲固溶氧量的値相當於約8·1χ l〇i7原子以下。基板中所含的作爲雜質的氧，由於是通過摻雜賦予，爲使基板具有高電阻，基板中的固溶氧量要少。但由於基本纸張尺度適用中關家標準（CNS)/V1規格―χ视公餐） 506049 7418pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印刺π 五、發明說明（β ) 板中所含氧量引起的晶格缺陷，能夠順利地在處理過程中吸收與基板有關的種種應力，使基板的機械強度得到了提高。因此，固溶氧量的存在最好爲不使機械強度減弱的程度。上述的低濃度固溶氧量的基板，可以用CZ.法、FZ 法以及於熔融液中施加磁場來控制熔融液的對流以控制結晶中氧濃度的MCZ法製作。習知技術的三重井結構主要是只由P-N接面電阻來抑制數位電路發生的雜訊進入類比電路，與此相反，這裏是採用高電阻基板10，並通過進入η井20與η井40之間的半導體基板10這部分的電阻，來阻止雜訊進入類比電路。第2a圖是採用第一實施例的高電阻基板的三重井結構的，由模擬求得的進入雜訊級與習知技術相應結構比較的曲線圖。如此圖所示，對於1GHZ的雜訊頻率，未見能有降低進入雜訊的效果，對於100MHZ的雜訊頻率，與習知技術的同一井的結構和三重井結構相比，能大幅度降低進入雜訊的雜訊級，可求得與採用SOI基板時大致相同水平的性能。第2b圖是由類比法求得的數位電路形成區的n井20 與類比電路形成區的η井40的間距W與從數位電路進到類比電路內雜訊級的關係的曲線圖。兩井的間距W越寬， 13 請先閱讀背意事項再填寫本頁

I I 酱 1 I 訂 _ I I I % 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐）經濟部智慧財產局員工消費合作社印製 506049 A7 7418pif.doc/008 五、發明說明（（A )

電阻越高而阻止雜訊進入的效果越好，不過對於100MHZ 的雜訊頻率，當兩井的間距W分開到0.5 # m以上時，能取得使進入的雜訊級減到-l〇〇dB以下的良好値。但在一般的高頻類比電路中形成有薄膜電感元件。這種薄膜電感元件雖然具有導體的周邊圖案，但由於這種周邊圖案會產生漏電流，由此而產生的感應電流就會於半導體基板中發生。在使用習知技術中的半導體基板時，由基板中發生的這種感應電流就會有使薄膜電感元件的Q 値降低的問題。然而在使用第一實施例的高電阻基板時，由於半導體基板的電阻高，可以減小感應電流値，因而能抑制電感元件的Q値降低。第3圖是示明具有Ι/zm寬度鋁線周邊圖案的電感元件的頻率與Q値關係的曲線圖。如此曲線圖所示，與使用習知技術的比電阻爲ΙΩ.εηι的半導體基板的結構相比較’採用第一實施例的比電阻値爲1000Ω.cm的半導體基板時，特別是在高頻區中能取得高的q値。這樣，在使用了第一實施例的高電阻基板時，不僅能阻止數位電路的雜訊進入類比電路，還有助於提高類比電路中電感元件的性能。但如前面所說明的，這種高電阻的半導體基板中的氧濃度低，與習知技術的基板相比其機械強度低。例如在半導體裝置的製造過程中，特別是在高電阻半導體基板的 14 本紙張尺度適用中國國家彳規格（2]ϋ x 297公爱)- (請先閱讀背面之注意事項再填寫本頁)

506049 A7 B7 ^_I_I_ 經濟部智慧財產局員工消費合作社印製 7418pif.doc/008 發明說明（熱處理等之中，半導體基板是於晶片周緣部的三點由支承梢保持住’但是，由於在這種支承梢的接觸點上被施加有局部的熱應力或機械應力，如第4a圖所示，在晶片13的支承梢的接觸點A1〜A3附近就會產生滑移。爲此，最好如第4b圖所示，使用只是在支承梢的接觸位置的外緣部有低電阻區14B，而在其內側則有高電阻區14A的半導體晶片14。适就是說，以提高由支承梢等加有局部應力的區域的氧濃度來提筒晶片14的機械強度，由此就能原樣地保持上述高電阻基板的優點而能抑制滑移等結晶缺陷的發生。例如低電阻區14B可以是距基板外周緣約lmm寬度以上的區域。同時，低電阻區14B的氧濃度最好至少是IxlO18原子/cm3以上。爲了調整這種氧濃度，例如可由有選擇地只在基板外緣部的範圍內進行氧離子的離子植入便可容易地實現此目的。第二實施例第二實施例的半導體裝置的特徵在於，在第一實施例的結構或SOI的結構中配置深的保護環。保護環是在具有第一實施例的半導體裝置的結構中，形成在數位電路與第2井之間的第1井的內側區域或第1井與第2井之間。在上述結構中，由於相較於從第1井通過高電阻下 (請先閱讀背面之注意事項再填寫本頁) -» ----— II I ------ -- 謙· 本紙張尺度適用中國國家標準（CNS)/\4規格（210 x 297公釐） 506049 7418pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明說明（〇 ) 層的基板進入第2井內的類比電路的雜訊，從第1井沿橫向漏入第2井內的雜訊才爲主要進入雜訊，因此在此進入路徑的途中設置保護環，就能有效地吸收雜訊，阻止雜訊進入類比電路。保護環底部與第1井底部的距離（t)最好至少在0.8 Mm以下。以形成使第i井底部與保護環底部的距離短的保護環’就能在廣範圍內俘獲從第1井沿橫向漏泄的雜訊’而可有效地抑制雜訊進入類比電路。在SOI基板結構中，深的保護環是有效地。由於第 1井與第2井的下層成爲絕緣層，數位電路發生的雜訊就難以通過各井的下層進入類比電路。因此，由於漏泄雜訊的進入路徑主要是沿橫向流通的路徑，以在此進入路徑的途中設置保護環，就可有效地阻止雜訊進入。此外，以形成不是淺的而爲充分深的保護環，由於能在廣範圍內吸收漏泄的雜訊，則能更有效地阻止雜訊進入類比電路。下面參照附圖具體說明第二實施例。第5a圖至第5c圖分別是示明第二實施例的半導體裝置結構的裝置平面圖與裝置剖面圖。第二實施例的半導體裝置是在第一實施例的結構中附加有保護環的結構。具體地說，是在第一實施例的結構中，爲了封閉雜訊沿η井20中數位電路30的橫向進入類比電路60的路徑，而設有導電性的保護環70的壁。與既有的保護環的不同點表現在保護環的深度上。 16 請先閱讀背意項再I裝頁訂

本纸張尺度適用中國國家標準（CNS)A‘l規格（2〗〇χ 297公釐） 506049 A7 B7 ^___ 經濟部智慧財產局員工消費合作社印製 7418pif.doc/008 發明說明（（β) 既有的保護環主要是與源/汲極區域的形成製程同時形成的，因而至多能有與源/汲極相同程度的約的深度，與此相反，在第二實施例中則形成了比既有的爲深的保護環。此保護環70係用於吸收數位電路產生的雜訊，而抑制其進入類比電路。因此並不一定要沿電路的周圍圍成環狀的結構，而至少在數位電路與類比電路之間形成壁狀即可。第6圖是以從保護環70的底部到η井20底部的距離爲t，由模擬求得的相對於此距離t的進入類比電路的雜訊級的曲線圖。與第一實施例中沒有保護環的結構相比，對於高的雑訊頻率1GHZ，如此圖所示，在距離t不到時，可以確認有降低進入雜訊的效應。特別是在距離t小於0.8//m時，可以看到能使進入雜訊比-l〇〇dB 更小。第5d圖所示爲在SOI基板結構中設有相同的保護環結構。第6圖中同時也示明在SOI基板結構中設有相同的保護環時進入的雜訊級。在第5d圖中，保護環70的距離 t與成爲η井20底部的絕緣層l〇A表面和保護環70底部的距離相當。可以看到，在模擬下進入的雜訊級與採用上述高電阻基板的三重井結構的有同一的値。當半導體基板爲高電阻時，與採用S0I基板的情形本紙張尺度適用中國國家標準（CNS)/\‘l規格（2〗〇x 297公t ) (請先閱讀背面之注意事項再填寫本頁) • I - 111111 訂·！ιιιλ 經濟部智慧財產局員工消費合作社印制衣 506049 7418pif. doc/008 ^ 五、發明說明（（ξ) 相同，數位電路發生的雜訊相較於沿著電阻高的下層基板流動，將更容易沿電阻低的井層流動。沿基板表面層流動的雜訊爲保護環俘獲機率增大的結果，使得保護環吸收雜訊的功能更爲有效。由此可知，無論是採用高電阻基板時或是採用S01 基板時，以加深保護環的深度，就能大幅度降低進入類比區的雜訊。若是保護環有充分的深度，則能夠捕捉包含從習知技術的保護環下脫逃到類比區的雜訊等廣範圍的由數位電路發生的雜訊。與習知技術保護環的深度約0.2#m 相反，例如第二實施例的保護環70本身的深度約爲〇·7 // m。這就是說，此時由於η井的深度爲1.5/ζ m，而希望保護環的深度具有η井的深度的7/15以上。保護環70的位置不限於第5b圖所示在η井20的內側，也可以如第5c圖所示有一部分突出η井20的區域。若是至少不與類比電路形成區的η井40連接的話’即使是在η井20與η井40之間也無關係。第7圖是例示將第一、第二實施例的結構應用於 CMOS電路上的裝置剖面圖。如第7圖所示，將CMOS 電晶體分別形成於類比電路形成區與數位電路形成區中，爲此，在形成於高電阻基板11中的數位電路形成區的η 井21中，再於其內側形成ρ井31，於ρ井31的表面層上，形成以η型的源/汲極區33與中介閘氧化膜所形成的閘極32所組成的NMOS電晶體。在ρ井31外側的η井21 (請先閱讀背面之注意事項再填寫本頁)

本紙張尺度適用中國國家標準（CNS)A4規格（2〗0 X 297公釐） 506049 7418pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印制π 五、發明說明（（L) 的表面層上，形成以P型的源/汲極區35與中介閘氧化膜形成的閘極34所組成的PMOS電晶體。另一方面，在類比電路形成區中，於高電阻基板11 中形成η井41，再於η井41中形成p井51，而於η井41 的表面層中形成以Ρ型的源/汲極區63與中介閘氧化膜形成的閘極61所組成的PMOS電晶體。在ρ井51的表面層上，形成以η型的源/汲極區64與中介閘氧化膜形成的閘極62所組成的NMOS電晶體。尙且，在各個電晶體區域，由通常的區域氧化法 (LOCOS)等或第7圖中所示的元件分離用的埋入式氧化膜91〜9 8劃定出形成區。在上述結構下，在鄰近η井21內靠近類比電路形成區的位置上，除設有保護環71以外，還沿ρ井31內NMOS 的橫向設有保護環81。這樣，所配備的保護環數並不限於1個而是可以設置多個。此外，例如當η井21與η井41的深度爲2.1 μ m 而P井31與ρ井51的深度爲1.5/zm時，爲使從各井的底部到各保護環底部的距離在0 · 8 // m之下，要將保護環 71的深度設定到約1.3/zm以上同時將保護環81的深度設定到0.7/zm以上。第三實施例第三實施例涉及到保護環的構造與其製造方法本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐）請先閱讀背意事項再填寫本頁裝 I I I I I 訂 506049 7418pif.doc/008 B7 經濟部智慧財產局員工消費合作社印製五、發明說明（（1 ) 保護環具有形成於溝的內壁上的氧化層和用於將溝嵌埋的金屬層。此時，埋入溝內的金屬由於存在有形成在溝的內壁上的氧化層，能阻止熱向周圍擴散。如在第二實施例中所述，爲了有效地阻擋數位電路中發生的雜訊，需要形成比習知爲深的保護環。習知技術中，對於在形成電晶體的源/汲極區的同時採用離子植入法進行形成的製造方法中，由於要與源/汲極區的深度相配合，故不能形成深的保護環。於是，爲了形成深的保護環，亦可以採用具有形成於溝的底部下餍中的雜質離子摻雜區的保護環。這種保護環的構造由於即使不形成深的植入層也能較容易地求得深的保護環，在製程上有很大的優點。再有，若是在溝的內壁上形成金屬矽化物，則能形成雜訊吸收效率高的低電阻保護環。下面具體說明第三實施例。第8a圖至第8c圖是示明第三實施例的保護環結構的半導體裝置的部分剖面圖。這裏爲方便起見，只於圖中示明數位電路形成區的高電阻基板12和在其中形成的n 井22以及在此η井22中形成的保護環。首先，第8a圖中所示的保護環72乃是用離子植入法進行高濃度離子摻雜而形成的。這時是在除源/汲極區的離子植入製程之外，獨立地另加高加速的電壓條件下植入P型或η型雜質離子，通過熱回火而啓動。例如對n井 20 本紙張尺度適用中國國家標準（CNS)/\4規格（210 X 297公釐）請先閱讀背意再填二I裝頁訂 506049 Λ7 B7 7418pif.doc/008 五、發明說明（) 22而言，是把相同導電型的雜質P (磷）離子，以加倍於源/汲極區形成之際所通常採用的加速電壓，在加速電壓約90Kev下，於摻雜量4χ 1015原子/cm2的條件下進行離子植入。第8b圖所示的保護環73是通過鑲嵌金屬而構成的。這時，首先用反應離子餓刻（Reactive Ion Etching，RIE) 法於基板上形成溝，氧化溝的內表面形成氧化膜74。然後在此溝中嵌埋入Al、Cu、W等金屬，此後可以由化學機械硏磨法（Chemical Mechanical Process，CMP)製程進行基板表面的平坦化。在採用鋁之類易向周圍擴散的金屬時，溝內壁的氧化膜74能抑制金屬的擴散，防止對電晶體的工作產生不利影響。此外，若是埋入的金屬是不易擴散的，則可不需用氧化膜74。第8c圖所示的保護環是這樣形成的：首先於基板上形成溝，對於溝的底部進行離子植入形成離子植入區75，再於溝的內周形成金屬矽化物層76。再來說明第8c圖所示的保護瓌的製造方法。此製造方法的特徵是包括有在基板上形成溝的製程、相對於溝的底部植入雜質離子而形成離子植入層的製程。利用溝的形狀，能使溝的深度與離子植入層的深度結合成的深度成爲實質上的保護環的深度。於是可在通常的離子植入條件下形成深的保護環。再有，若是在溝的內表面形成金屬膜經熱處理而形 21 本紙張尺度適用中國國家標準（CNS)/V1規格（210 X 297公f ) (請先閱讀背面之注音2事項再填寫本頁) -(I > 1 I I I I I I « — I — — — — — . 經濟部智慧財產局員工消費合作社印製 506049 Λ7 7418pif.doc/008 ^ 五、發明說明（Θ) 成金屬矽化物時，則有可能形成低電阻的保護環。 (請先閱讀背面之注意事項再填寫本頁) 此外，形成溝的製程也可在形成元件分離用埋入式氧化膜的溝的製程中同時進行。這樣可以在製程上不增加負擔地進行保護環內溝的形成。下面具體說明這種製造方法。 . 第9a圖至第9e圖是利用元件分離區的形成製程製備第8c圖所示保護環的方法的製程圖。具體地說，首先如第9a圖所示，用反應性離子蝕刻（Reactive Ion Etching， RIE)法等在p型的高電阻基板110上形成元件分離層用的溝120的同時，形成保護環用溝121。各溝的深度例如是 0.3 〜0.4// m 〇再如第9b圖所示，爲了進行高電阻基板110的表面層中所形成的溝的埋入，在基板表面上形成Si02膜130。然後如第9c圖所示，由CMP製程使基板表面平坦化。經濟部智慧財產局員工消費合作社印製繼如第9d圖所示，在數位電路形成區與類比電路形成區中，於兩井的間隔至少分開0.5/zm以上的條件下形成η井150與η井170。再在各井中分別形成p井160與 Ρ井180。之後以蝕刻除去形成保護環用溝121內的氧化層，將此溝121周圍的光阻膜14〇原樣地保留或形成新的光阻膜用作離子植入罩幕，對溝121的底部例如將Ρ (磷）離子在40Kev的條件下進行離子植入。這樣，如第9e圖所示，在溝121的底部形成離子植入層210。尙且，回火處理可以單獨地也可以與源/汲極區形成製程一起進行。 22 本紙張尺¥適完—中國國家標準（CNSM4規格（2ί_0 X 297公爱）一 " 506049 A7 B7 7418pif.doc/008 五、發明說明) 這以後再用濺鍍法等例如將Co或W被覆約15nm 於溝121的內壁上，再於600〜800°C下進行回火，以使與Si基板相接的內壁部分金屬矽化物化，形成金屬矽化物層220。沒有金屬矽化物的金屬則由濕式蝕刻法蝕刻除去。此金屬矽化物層220成爲片電阻約8Ω/□的低電阻區。此外，也可省去由回火來形成矽化物而由金屬層來覆蓋溝121的內壁。若是採用此種在形成保護環時，首先形成溝再對於溝121的底部採用離子植入的方法，由於預先能確保溝的深度，故能較容易地形成深的保護環。例如在溝深0.4// m時，即使離子植入層本身的深度僅爲0.3/zm，作爲保護環亦可有0.7// m的深度。上述保護環的構造與製造方法基本上可原樣地用於在SOI基板上製備深的保護環的情形。以上據第一至第三實施例說明了本發明的半導體裝置，但本發明並不局限於上述實施例，例如形成類比電路與數位電路的元件並不限於CMOS電晶體，而也能由雙極型電晶體或其他種種元件形成。此外，上述各半導體區域的導電型也可採用P型與η型反轉的結構。如上所述，根據具有本發明第一特徵的半導體裝置，在混載有類比電路與數位電路的半導體裝置結構中，以採用高電阻的半導體基板，就可與習知技術中採用SOI基板時幾乎等同的能夠阻止由數位電路中發生的雜訊進入類 23 本紙張尺度適用中國國家標準（CNS)A4規格（2〗0 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)

I I ·1111111 ^ , I I 經濟部智慧財產局員工消費合作社印製 506049 A7 經濟部智慧財產局員工消費合作社印製 7418pif.doc/008 五、發明說明C7j ) 比電路中。由此得以由採用較低價格的半導體基板的裝置來置換採用高價的SOI基板的習知技術的結構。此外，以在具有第1特徵的半導體裝置結構中配製 '?朱的保護壤’即使對於更闻的頻率也能阻止雜訊進入類比電路。尙且，形成了這種深保護環，其效果即使是對於S0I 基板也是相同的，能有效地阻止高頻雜訊的進入。再有，根據本發明的半導體裝置的製造方法，由於能較容易地製成深的保護環，能提供不增加製程上的倉擔而可高效地阻止雜訊從數位電路進入類比電路的半導體^ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公g ) (請先閱讀背面之注音？事項再填寫本頁}

Claims

506049 經濟部智慧財產局員Η消費合作社印製 A8 B8 C8 D8 7418pifl.d0c/011 爲第90107157號專利範圍修正本政 Γ|： ί I 修fc.酬孤年；县i 六、申請專利範圍 1.一種混載有數位電路與類比電路的半導體裝置，其特徵在於此半導體裝置包括：第1導電型的一半導體基板；分別獨立形成於該半導體基板表面層上的第2導電型的一第1井與第2導電型的一第2井；形成於該第1井內表面層上的一數位電路；以及、形成於該第2井內表面層上的一類比電路，且該半導體基板至少具有該第1井的1〇〇〇倍以上的比電阻。 2. 如申請專利範圍第1項所述的半導體裝置，其特徵在於該半導體基板是由MCZ (加磁場的Czochralski) 法、CZ ( Czochralski)法與FZ (浮壓）法中的任一種方法製成。 3. 如申請專利範圍第1項或第2項所述的半導體裝置，其特徵在於該半導體基板的固溶氧量在lx 1〇18原子 /cm3以下。 4. 如申請專利範圍第1項所述的半導體裝置，其特徵在於該第1井與該第2井的間隔（W)至少相距到0.5 // m以上。 5. 如申請專利範圍第1項所述的半導體裝置，其特徵在於該第2井內表面上更具有第1導電型的一第3井，且該類比電路則形成於該第3井內。 6. 如申請專利範圍第1項所述的半導體裝置，其特徵在於具有形成於該數位電路與該第2井之間的該第1井內或是該第1井與該第2井之間的表面層上，且具有導電 25 III---‘！---- I I I I 1 I I ^ « — mill — · (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐）經濟部智慧財產局員工消費合作社印製 506049 A8 B8 C8 D8 六、申請專利範圍性的一保護環。 7. 如申請專利範圍第6項所述的半導體裝置，其特徵在於該保護環的底部與該第1井的底部在相對於基板表面正交方向的距離（t)至少是在0.8//m以下。 8. —種混載有數位電路與類比電路的半導體裝置，其特徵在於該半導體裝置包括：具有夾設著一絕緣層的一上層半導體層與一下層半導體層的一基板；在該上層半導體層內，隔著第1導電型的半導體區域分別獨立形成的第2導電型的一第1井與第2導電型的一第2井；形成於該第1井內表面層上的一數位電路；形成於該第2井內表面層上的一類比電路；以及形成於該數位電路與該第2井之間的該第1井內、或是該第1井與該第2井之間的表面層上的具導電性的一保護環，其中該保護環底部與該第1井底部在相對於該基板表面正交方向的距離（t)至少是在0.8//m以下。 9. 如申請專利範圍第6項至第8項中任一項所述的半導體裝置，其特徵在於該保護環具有：形成於一溝的內壁上的一氧化層；以及埋設於該氧化層內側中的一金屬層。 10. 如申請專利範圍第6項至第8項中任一項所述的半導體裝置，其特徵在於形成於該溝的底部的下層中的雜質離子具有摻雜區域。 26 ---------— ----- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210x297公釐） 506049 74I8pif2.doc/008 A8 R8 C8 D8 六、申請專利範圍 Π.如申請專利範圍第10項所述的半導體裝置，其特徵在於該保護環更具有形成於該溝的內壁上的一金屬層或一金屬矽化物層。 12. —種半導體裝置的製造方法，該方法係用於製造申請專利範圍第6項至第8項中任一項所述的半導體裝置，其特徵在於該方法包括：用於形成該保護環，而在該基板的表面層中形成一溝的製程；以及對該溝的底部植入雜質離子而形成雜質離子摻雜區的製程。 13. 如申請專利範圍第12項所述的半導體裝置的製造方法，其特徵在於該方法更包括於該溝的內表面上形成金屬膜，經由熱處理而形成金屬矽化物的製程。 14. 如申請專利範圍第12項所述的半導體裝置的製造方法，其特徵在於該方法更包括同時形成用於元件分離用埋入式絕緣膜的溝。經濟部智慧財產局員工消費合作社印製 -------------L---il t— n ϋ ί I 一：Ν I n ϋ n n n n n I Ki n n m-ίο -n t— ^_n n n n n n n n an n ϋ n n _ (請先閱讀背面之注意事項再填露本頁) 本紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公沒）