TW498433B - A surface planarization method - Google Patents

A surface planarization method Download PDF

Info

Publication number
TW498433B
TW498433B TW087118921A TW87118921A TW498433B TW 498433 B TW498433 B TW 498433B TW 087118921 A TW087118921 A TW 087118921A TW 87118921 A TW87118921 A TW 87118921A TW 498433 B TW498433 B TW 498433B
Authority
TW
Taiwan
Prior art keywords
insulating layer
spin
semiconductor wafer
scope
planarization
Prior art date
Application number
TW087118921A
Other languages
English (en)
Inventor
Bau-Gang Niou
Chang-Sheng Li
Bi-Tiau Lin
Sen-Nan Li
Original Assignee
Taiwan Semiconductor Mfg
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Mfg filed Critical Taiwan Semiconductor Mfg
Priority to TW087118921A priority Critical patent/TW498433B/zh
Priority to US09/247,749 priority patent/US6277751B1/en
Application granted granted Critical
Publication of TW498433B publication Critical patent/TW498433B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31051Planarisation of the insulating layers
    • H01L21/31053Planarisation of the insulating layers involving a dielectric removal step

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Description

498433 A7 3848twf.doc/006 B7 五、發明説明(I ) (讀先閱讀背面之注意事項再填寫本頁) 本發明是有關於一種表面平坦化的方法,且特別是有 關於一種利用旋塗式玻璃(Spm On Glass, SOG)覆蓋在半導 體晶片上方,避免化學機械硏磨法在半導體晶片表面造成 凹陷的方法。 在VLSI與ULSI的製程中,爲了要提高元件的積集度 與其操作速度,半導體晶片的元件、金屬連線、甚至於用 以隔離元件的溝渠結構的分布都需要經過設計,以符合各 種元件的需求。但是,這些元件與結構在半導體晶片的表 面上往往不是均勻地分布,會造成一些元件與結構較爲稠 密的密集元件區與分布較爲稀疏的疏鬆元件區。另一方 面,這些元件與結構都具有一些厚度,因此會使得半導體 晶片的表面有一些高低起伏的輪廓。此時,爲了方便進行 下一個步驟,就需要進行平坦化的步驟。 經浐部中决¾.準而只二消贽合竹iid 目前最常用的平坦化步驟是使用化學機械硏磨法來進 行,利用一些化學助劑作爲硏漿(Slurry),將待磨之晶片固 定在握柄上,在一個上面具有硏磨墊的硏磨台上硏磨,對 晶片表面進行全面性的硏磨。由於硏磨墊的材質有類似絨 布的柔軟性,因此晶片與硏磨墊接觸時,硏磨墊有可能會 沿著晶片表面高低起伏而起伏。。 由於元件與結構並非均勻地分佈在半導體晶片上,因 此會有一些如上述的密集元件區與疏鬆元件區產生。在對 半導體晶片表面上方以沉積(Deposition)方式形成絕緣層 時,由於以沉積方式形成的絕緣層會在密集元件區有較高 的高度,而在疏鬆元件區造成較低的高度,因此以化學機 3 本紙張尺度適州中國國家標準(CNS ) A4規格(210X297公釐) 498433 3 848twf. doc/006 A7 B7 五、發明説明(之) 械硏磨法進行平坦化時,容易在疏鬆元件區上方造成凹陷 的現象,而使得半導體晶片的表面無法達到完全的平坦 (讀先閱讀背面之注意事項再填寫本頁) 化。 習知進行平坦化製程的方法如第1A圖至第1C圖所 示。 首先請參照第1A圖,在已具有至少一密集元件區108 與一疏鬆元件區110的半導體晶片100上方,形成一層絕 緣層102。其中,形成這一層絕緣層102的方法比如爲化 學氣相沉積法(Chemical Vapor Deposition ; CVD)。這層絕緣 層102在密集元件區108會造成較高的高度,而在疏鬆元 件區110造成較低的高度,而使得絕緣層102的表面上呈 現不平坦的現象。 接著,請參照第1B圖,以化學機械硏磨法進行平坦化 的步驟,其中由於硏磨墊104具有易沿著接觸物表面輪廓 起伏的特性,因此在疏鬆元件區110的地方會延著絕緣層 102的輪廓進行硏磨。 之後,請參照第1C圖,經過化學機械硏磨過後的絕緣 層102會在疏鬆元件區110的地方造成凹陷106,而使得絕 緣層102的表面不平坦。在後續的沉積與蝕刻步驟中會因 此而使得沉積的厚度不均勻與蝕刻的深度不一致等現象而 使產品產生缺陷,降低良率。 因此本發明的主要目的就是在提供一種表面平坦化的 方法,以避免在以化學機械硏磨法進行平坦化的過程中於 疏鬆元件區的絕緣層產生凹陷的現象。 4 國國家標準(CNS ) A4規格(210X297公釐) 經浐部中次«.率XJh,T消贽合竹ii印來 498433 3 848twf. doc/006 A7 B7 五、發明説明(多) 本發明提供一種避免疏鬆元件區上方的絕緣層表面凹 陷的表面平坦化方法,包括:在一個表面上已形成有一特 定輪廓之半導體晶片上形成一層絕緣層。其中,半導體晶 片表面上的輪廓是由基底、半導體元件、金屬連線、或是 溝渠組成的元件結構的表面所形成’而且在這個輪廓中更 包括了元件與結構分布稠密的密集元件區以及分布稀疏的 疏鬆元件區。絕緣層會在密集元件區形成較高之高度,在 疏鬆元件區造成較低之高度。之後,以旋轉式塗佈法(Spin Coating)在絕緣層上方塗佈一層旋塗式玻璃層。接著,進行 熱烘烤步驟去除這層旋塗式玻璃層中的有機溶劑。再以化 學機械硏磨法進行平坦化步驟,將旋塗式玻璃層完全磨 除,並將絕緣層硏磨至預期之厚度,以完成平坦化製程。 本發明的特徵爲:在以化學機械硏磨法進行表®平坦 化之前,於絕緣層上方塗佈一層旋塗式玻璃,旋塗式坡璃 具有流動性,因此具有相當平坦之表面,再經過熱块烤步 驟後,以化學機械硏磨法進行平坦化步驟,可以得到較爲 平坦的表面,避免了習知做法中疏鬆元件區上方的絶 凹陷的問題。 另外,一般形成旋塗式玻璃層通常包括塗佈、熱块,烤、 以及固化(Curing)這三個步驟,由於在本發明中旋塗式坡璃 並不經過固化步驟。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂,下文特舉一較佳實施例,並配合所附圖式,作拜 細說明如下: ° 5 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) I ^ ^ 裝 訂 (謂先閱讀背面之注意事項再填寫本頁) A7 B7 麪淡部中次榀率Λ於二消赀告竹私卬f 498433 3 848twf.doc/006 五、發明説明(¥) 圖式之簡單說明: 第1A-1C圖是習知一種利用化學機械硏磨法進行平坦 化製程的方法;以及 第2A-2D圖是依照本發明一較佳實施例,一種避免化 學機械硏磨法產生凹陷的表面平坦化的方法。 圖示標記說明: 100、200 :半導體晶片 102、202 :絕緣層 , 104、210 :硏磨墊 106 :凹陷 108、206 :密集元件區 11〇、2 0 8 ·疏fe兀件區 204 :旋塗式玻璃層 實施例 請參照第2A-2D,其繪示依照本發明一較佳實施例白勺 一種避免在疏鬆元件區上方的絕緣層產生凹陷的表面2 化的方法。 首先請參照第2A圖,提供一表面具有一特定輪廓 導體晶片200。其中,表面之特定輪廓是由基底、半胃胃 元件、金屬連線、與用以隔離元件之溝渠結構所形成%件 結構之高低起伏的輪廓。這個元件結構的特定輪廓+胃胃 一元件與結構分布稠密之密集元件區206與分布稀疏之疏 鬆元件區208。之後,形成一層絕緣層202於半導體晶片 200上方,形成的方式比如爲化學氣相沉積法。此絕緣層 6 (讀先閱讀背面之注意事項再填寫本頁)
^紙張尺度β用中國國家標準(〇灿)八4規格(210父297公釐) 498433 3 848twf.doc/006 A 7 ______ B7 五、發明説明(炙) 202的表面仍然具有此半導體晶片200表面之輪廓,並且會 在密集元件區206產生較高之高度,而在疏鬆元件區208 產生較低之高度。 之後,請參照第2B圖,在絕緣層上方塗佈一層旋塗式 玻璃層204,形成的方法比如爲旋轉式塗佈法。此時,由 於旋塗式玻璃具有流動性,因此會形成一個相當平坦的表 面。 接著,請秦照第2C圖,進行熱烘烤(Hot Bake)製程, 其溫度約控制於100°C至170°C左右,以蒸除旋塗式玻璃層 204中之有機溶劑,使此旋塗式玻璃層204的材質稍微變 硬。此時,旋塗式玻璃層204的表面將會因爲有機溶劑被 蒸除而沿著絕緣層202的表面輪廓收縮,但是幅度並不 大,因此不會顯現絕緣層202的表面輪廓,而使得表面仍 然具有一定之平坦性。但是在進行熱烘烤步驟時須注意不 能進行太久,以避免過久的加熱會將旋塗式玻璃層204轉 變爲氧化物層,而造成此一旋塗式玻璃層204失效的現 象。 另一方面,在習知以旋塗式玻璃進行平坦化的製程 中,進行完熱烘烤的步驟後,旋塗式玻璃會經一固化(Curmg) 的步驟,使其固化爲近似二氧化矽(SiCh)的材質,以使 旋塗式玻璃的硬度增加。但是在本發明的方法中所形成的 旋塗式玻璃層204並不進行此一固化步驟,原因在於固化 步驟會使旋塗式玻璃層204產生較明顯的收縮現象,而使 得旋塗式玻璃層204的表面也顯現出絕緣層202的輪廓, 7 I · ^ 裝 訂 (讀先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 498433 3 848twf.doc/006 A7 B7 五、發明説明(c) (請先閲讀背面之注意事項再填寫本頁) 在經過化學機械硏磨法硏磨時,硏磨墊204在疏鬆元件區 208上方的部分會沿著旋塗式玻璃層204的表面硏磨,造成 疏鬆元件區208上方的絕緣層202產生凹陷的現象,而影 響後續的製程步驟。 接著,請參照第2D圖,以化學機械硏磨法進行平坦化 步驟,硏磨至旋塗式玻璃層204完全被去除,並且將絕緣 層202硏磨至適當的厚度,以得到所預期厚度及平坦之絕 緣層202,完成平坦化的製程。此時,由於硏磨墊210所接 觸的表面是平坦的,因此不會使疏鬆元件區208上方的絕 緣層202凹陷,得到一較爲平坦之表面。 本發明之重要特徵爲在絕緣層202上方塗佈一旋塗式 玻璃層204,而此旋塗式玻璃層204只經熱烘烤步驟,其目 的在於旋塗式玻璃層204可使原本絕緣層202表面具有高 低起伏的輪廓變得較爲平坦。雖然絕緣層202會在密集元 件區206與疏鬆元件區208形成不同的高度,但是旋塗式 玻璃層204具有流動性的特性會消除密集區206與稀疏區 208表面的高度差,這使得以化學機械硏磨法進行平坦化 步驟時,硏磨墊210所接觸到的表面是平坦的,因此不會 如習知做法中,疏鬆元件區110上方的絕緣層102形成凹 陷106的現象。本發明所提供的方法將使得半導體晶片200 上方的絕緣層202有較爲平坦的表面。進而使得在後續於 絕緣層202上方的製程步驟,可以有較好的效果,避免因 表面不平坦而產生的一些缺陷,進而使良率提昇,以減少 製作晶片的成本。 8 ^紙張尺度I用^國家標準(CNS ) A4規格(210X297公釐) 498433 3848twf.doc/006 A7 B7 五、發明説明(7) 本發明的另一特點是在絕緣層202上方塗佈旋塗式玻 璃層204之後,不再經過固化的步驟。因爲固化的步驟會 使已經形成的旋塗式玻璃層204發生收縮的現象,這會使 得旋塗式玻璃層204的表面無法消除氧化層202在密集元 件區206與疏鬆元件區208所形成的高度差。在進行化學 機械硏磨法的平坦化步驟中,此高度差會使得疏鬆元件區 208上方的絕緣層202產生凹陷的現象,影響到後續的製程 步驟。 雖然本發明已以一較佳實施例揭露如上,然其並非用 以限定本發明,任何熟習此技藝者,在不脫離本發明之精 神和範圍內,當可作各種之更動與潤飾,因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 9 —;---;-----------訂------ (讀先閱讀背面之注意事項再瑣寫本頁) i紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)

Claims (1)

  1. 498433 A8 B8 3 848twf2.doc/008 C8 爲第871 1 892 1號專利範圍修正: ^TtCT" ί, ——--------修正日期:2002.1.1 5 其中以化學機 六、申請專利範圍 1. 一種表面平坦化的方法,其步驟包括: 提供一半導體晶片; 形成一絕緣層於該半導體晶片上方; 塗佈一旋塗式玻璃層於該絕緣層上方; 進行一熱烘烤步驟,該熱烘烤步驟的溫度爲l〇〇°C至 170°C左右;以及 以化學機械硏磨法進行一平坦化步驟。 2. 如申請專利範圍第1項所述之方法,其中該絕緣層 之材質爲二氧化石夕。 3. 如申請專利範圍第1項所述之方法 械硏磨法進行該一平坦化步驟的方法中,係包括完全磨除 該旋塗式玻璃層,並磨除該絕緣層至預期之厚度。 4. 一種表面平坦化的方法,適用於已形成具有一密集 元件區和一疏鬆元件區之一元件結構之一半導體晶片,其 步驟包括: 形成一絕緣層於該半導體晶片上方; 塗佈一層旋塗式玻璃於該絕緣層上方; 進行一熱烘烤步驟,其中該熱烘烤步驟的溫度爲100 °0至170°C左右;以及 以化學機械硏磨法進行一平坦化步驟。 5. 如申請專利範圍第4項所述之方法,其中該密集元 件區和該疏鬆元件區的元件結構,更包括金屬連線。 6. 如申請專利範圍第4項所述之方法,其中該密集元 件區和該疏鬆元件區的元件結構,更包括溝渠。 10 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) --------訂------——線< 經濟部智慧財產局員工消費合作社印制衣 498433 修正日期:2002.1.15 經濟部智慧財產局員工消費合作社印制衣 A8 ϋΟ 3 84 8twf2. doc/0 08 C8 爲第87 1 1 892 1號專利範圍修正本)S 六、申請專利範圍 7 ·如申g靑專利軔园弟4項所述之方法’其中g亥絕緣層 之材質爲二氧化矽。 8 ·如申gpg專利軔园弟4項所述之方法’其中以化學機 械硏磨法進行該平坦化步驟的方法,係包括完全磨除該旋 塗式玻璃層,並磨除該絕緣層至預期之厚度。 11 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁)
TW087118921A 1998-11-16 1998-11-16 A surface planarization method TW498433B (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW087118921A TW498433B (en) 1998-11-16 1998-11-16 A surface planarization method
US09/247,749 US6277751B1 (en) 1998-11-16 1999-02-09 Method of planarization

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW087118921A TW498433B (en) 1998-11-16 1998-11-16 A surface planarization method

Publications (1)

Publication Number Publication Date
TW498433B true TW498433B (en) 2002-08-11

Family

ID=21631972

Family Applications (1)

Application Number Title Priority Date Filing Date
TW087118921A TW498433B (en) 1998-11-16 1998-11-16 A surface planarization method

Country Status (2)

Country Link
US (1) US6277751B1 (zh)
TW (1) TW498433B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6818939B1 (en) * 2003-07-18 2004-11-16 Semiconductor Components Industries, L.L.C. Vertical compound semiconductor field effect transistor structure
DE102006015096B4 (de) * 2006-03-31 2011-08-18 Globalfoundries Inc. Verfahren zur Verringerung der durch Polieren hervorgerufenen Schäden in einer Kontaktstruktur durch Bilden einer Deckschicht
KR101637636B1 (ko) * 2010-12-27 2016-07-07 샤프 가부시키가이샤 액티브 매트릭스 기판 및 그 제조방법, 그리고 표시패널
US20150206794A1 (en) * 2014-01-17 2015-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method for Removing Micro Scratches In Chemical Mechanical Polishing Processes
CN104795400B (zh) * 2015-02-12 2018-10-30 合肥鑫晟光电科技有限公司 阵列基板制造方法、阵列基板和显示装置
CN111554574B (zh) * 2020-05-19 2023-03-21 中国科学院微电子研究所 一种平坦化方法、半导体器件及其制作方法
CN113725079A (zh) * 2021-08-11 2021-11-30 长江存储科技有限责任公司 基体的表面处理方法、预处理衬底以及存储器的制作方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5312512A (en) 1992-10-23 1994-05-17 Ncr Corporation Global planarization using SOG and CMP
US5302233A (en) 1993-03-19 1994-04-12 Micron Semiconductor, Inc. Method for shaping features of a semiconductor structure using chemical mechanical planarization (CMP)
US5532191A (en) 1993-03-26 1996-07-02 Kawasaki Steel Corporation Method of chemical mechanical polishing planarization of an insulating film using an etching stop
JP3360350B2 (ja) 1993-04-21 2002-12-24 ヤマハ株式会社 表面平坦化法
US5503882A (en) * 1994-04-18 1996-04-02 Advanced Micro Devices, Inc. Method for planarizing an integrated circuit topography
US5679610A (en) 1994-12-15 1997-10-21 Kabushiki Kaisha Toshiba Method of planarizing a semiconductor workpiece surface
US5654216A (en) * 1996-04-08 1997-08-05 Chartered Semiconductor Manufacturing Pte Ltd. Formation of a metal via structure from a composite metal layer
US5705435A (en) 1996-08-09 1998-01-06 Industrial Technology Research Institute Chemical-mechanical polishing (CMP) apparatus
US5674784A (en) 1996-10-02 1997-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming polish stop layer for CMP process

Also Published As

Publication number Publication date
US6277751B1 (en) 2001-08-21

Similar Documents

Publication Publication Date Title
TW446601B (en) Selective damascene chemical mechanical polishing
JP3334139B2 (ja) 研磨装置
TW498433B (en) A surface planarization method
JP2001015460A5 (zh)
TW410395B (en) Chemical mechanical polishing method, polisher used in chemical mechanical polishing and method of manufacturing semiconductor device
CN107017161A (zh) 一种减小sti‑cmp过程中碟型凹陷的方法
TW408432B (en) The manufacture method of shallow trench isolation
TW440948B (en) Two-step chemical-mechanical planarization for damascene structures on semiconductor wafers
TW409344B (en) Method of producing shallow isolation trench
TW200409229A (en) Apparatus and method for fabricating semiconductor devices
TW379409B (en) Manufacturing method of shallow trench isolation structure
TW439148B (en) Method of enhancing CMP removal rate of polymer-like material and improving planarization in integrated circuit structure
TW408389B (en) Method for forming intermetal dielectric of semiconductor device
TW445577B (en) Manufacturing method of shallow trench isolation structure for avoiding the generation of microscratch on the surface of shallow trench isolation structure
TWI220006B (en) Chemical mechanical polishing process and apparatus
TW388084B (en) A method for planarizing a semiconductor substrate
US6030892A (en) Method of preventing overpolishing in a chemical-mechanical polishing operation
TW396516B (en) Process and pattern for shallow trench isolation
TW511176B (en) Method for fabricating semiconductor device capable of restraining occurrence of particle
TW486780B (en) A method for reducing dishing related issues during the formation of shallow trench isolation structures
TW448085B (en) Semiconductor manufacture method
TW393698B (en) Method for chip planarization
US6897121B2 (en) Method of removing HDP oxide deposition
TW388962B (en) Method for forming trench isolation
TW583730B (en) Method for avoiding micro-scratching in chemical mechanical polishing process of inner dielectrics layer

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MK4A Expiration of patent term of an invention patent