TW498344B - A SDRAM with a maskable input - Google Patents

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TW089126070A
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David R Hanson
Toshiaki Kirihata
Gerhard Mueller
Original Assignee
Infineon Technologies Corp
Ibm
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^8344 五、 經濟部智慧財產局員工消費合作社印製 發明說明（1 申請書說明 (請先閱讀背面之注音？事項再填寫本頁) 本發明與讓渡與本申請案申請人，由Hanson等人發 明’名爲”A Prefetch Write Driver for a Random Access Memory”之美國專利申請案第09/456,589號（代理人號碼 第FI9-99-217US1號）有關，其與本案同時申請及在此處 倂入供參考。 靈明背景 發明領域 本發明一般係關於半導體記憶體，尤其是具有資料預 取之同步動態隨機存取記憶體。 背景說明 同步動態隨機存取記憶體（SDRAM)晶片已廣爲人知。 基本上，最新的SDRAM係藉由在一連串連續存取的連 續位置中，提供一可以確認第一筆資料存取位置之起始 記憶體位置或位址作存取。第一位址稱爲突發資料起始 位址，而資料串稱爲突發資料或資料突發。突發資料可 具有1位元、4位元、8位元或更多位元的寬度，和2、 4、8或更多位置的長度。突發資料的寬度和長度由 SDRAM結構設計者自由裁量設定，和許多設計上的取 捨結果設定。在SDRAM內部，在任何特殊的存取期 間，在突發中所有的單胞都同時平行存取，且對外部突 發資料爲連續傳輸。 此連續的外部資料傳輸和平行的內部資料傳輸典型地 又稱爲"資料預取"。因此，資料連續地通過到晶片或自 晶片連續地取出資料，即在外部，然後通過到晶片之資 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 498344 A7 _____B7_____ 五、發明說明（2 ) (請先閱讀背面之注意事項再填寫本頁) 料以平行方式連續寫到陣列，或以平行方式自陣列連續 讀到晶片。使用資料預取可以減少外部資料線的數目， '其可以減少晶片面積。此外，資料預取可以允許以遠低 於提供較高頻率操作之外部資料率的頻率存取陣列。 在雙資料率（DDR)SDRAMs中，輸入資料係在時脈的 升緣和降緣被提供。所以，對於2位元預取而言，各自 在一半輸入頻率下操作約兩個內部資料線被提供單輸入 (DQ)。兩個內部資料線的其中之一在時脈的升緣接收資 料，兩另一則是在時脈的降緣接收資料。在8位元預取 的範例中，提供一輸入訊號給8個接收器，且允許接收 器以小8倍之頻率輸出訊號。因此，即使資料以最高的 資料頻寬供應給記憶體，DDR DSRAM預取也會允許核 心記憶體胃各在非常寬鬆的速度下操作。 經濟部智慧財產局員工消費合作社印製 第1圖爲習知技術之SDRAM的寫入驅動電路100。此 寫入驅動器100典型係包含在用以將輸入資料102寫入 到記憶體陣列103之感測放大器中。當接收器致能106 致能時，接收器104就會通過輸入資料。閂108會暫時 .儲存來自接收器1 04的資料。就閂住的資料通過到寫入 驅動器1 1 0的輸入端。當寫入致能1 1 2致能時，寫入驅 動器11 0會將閂住的資料通過到記憶體陣列1 03，使其 儲存在選擇的記憶體位置。當每一個出現在輸入端之資 料位元都要儲存在記憶體陣列1 03中時，此種方式非常 Η 適當。 漸漸地，當推進SDRAM性能目標和操作頻率時，需 -4- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 498344 A7 ___B7 ___ 五、發明說明（3 ) •要預取2或更多的資料位元。增加預取位元數會產生與 陣列操作頻率無關之有效外部操作頻率。存在的預取結 構單單只複製預取位元數的輸入和寫入輸動器。此種方 式會增加資料匯流排數及其相關的匯流排面積，其中其 依序造成更大的SDRAM晶片。 在預取結構的SDRAMs中，資料遮蔽也很難實行。各 個預取位元必須攜帶其遮蔽訊息。因爲有些位元會被遮 蔽，而其他的則不會，所以對所有的預取套裝都提供相 同的遮蔽並不切實際。 再者，電子元件工程聯會UEDEC)有針對突發資料中 斷提供一 SDRAM標準。例如，4位元寫入操作可以在前 2位元寫入後中斷，以開始另一個4位元寫入操作。但 是，到目前爲止，在大於2位元的預取結構中’中斷處 理尙未完成。所以，對於8位元預取結構而言’當8位 元突發資料在前4位元後中斷時，4位元必須儲存在陣 列中，而中斷後在對應資料位元之單胞中的訊息應不會被 攪亂。最新的預取結構並未提供這些。 因此，動態隨機存取記憶體（DRAM)，尤其是同步 DRAMS需要會g允許外咅β選擇儲存在陣歹[J中之位元串的輸 入位元。 發明總沭 因此，本發明之目的係要在預取結構的動態隨機存取 記憶體（DRAM)中，在寫入操作時致能突發資料中斷； 本發明之另一目的係要減少DRAM晶片面積。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) I --------訂---I I---· 498344 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（） 本發明係一包含隨機存取記憶體（RAM)，尤其是具有 可遮蔽資料輸入之同步動態ram(sdram)的積體電路。 此SDRAM包含一接收對應資料線數（DQS)之突發資料X 位元長度和y位元寬度的xy資料輸入暫存器。開始 時，先設定xy遮蔽暫存器，使所有的位元都會在遮蔽 狀態下。對於各接收到的資料位元，xy遮蔽暫存器會接 收一對應的未遮蔽位元，各末遮蔽位元表示對應的資料 位元是否儲存在SDRAM陣列中。致能緩衝器接收來自 xy資料輸入暫存器的資料輸出，然後各個資料輸出會依 儲存在xy遮蔽暫存器中之對應的遮蔽狀態，而通過到 達陣列。在輸入預取期間，會發生中斷，而造成任何突 發資料或預取的接收部分會儲存在陣列中，而不會攪亂 對應預取之平衡或剩餘位元的記憶體位置。 圖式簡述 由下面參考圖式而詳細說明的優選實施例，本發明上 面的電I其他的目的、方向和優點將會更明瞭，其中 第1圖爲典型的習知技藝之SDRAM輸入路徑； 第2圖爲遮蔽暫存器示意圖，用以保持對應預取輸入 位元之遮蔽狀態至一優選實施例之同步動態隨機存取記 憶體（SDRAM); 第3圖爲根據本發明，可在突發資料期間之任何點中 斷的SDRAM ; 第4圖爲根據第3圖之SDRAM的單一 DQ時序圖範 例；及 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 498344 A7 ___________ 五、發明說明（5 ) 第5圖爲用以實行SDRAM晶片之優選實施例的資料 載入和寫入驅動器電路圖。 優選實施例詳沭 現在參考圖式，尤其是第2圖，其圖示包含記憶體陣 列之積體電路，爲了保持對應預取輸入位元之遮蔽狀態 的遮蔽暫存器1 20。該記憶體陣列宜爲同步動態隨機存 取記憶體（SDRAM)之陣列。在本實施例中，突發資料長 度爲X，如4位元，而記憶體則具有y DQs之資料輸入/ 輸出（I/O)寬度，如乘以8。若發出突發資料寫入指令， 則X y位元（在本範例中爲3 2)會同時提供給陣列。根據 優選實施例，暫存器120儲存每一個X暫存器122中之 xy對應資料位元的遮蔽狀態，每一個暫存器之寬度爲y 位元1 2 4。 各位元之遮蔽狀態決定突發資料是否會被忽略或儲存 而寫在陣列中。一開始，會先淸除每一個遮蔽位元位置 之狀態，使資料傳輸或遮蔽資料失能，以禁止寫入操 作。當各位元被連續提供到SDRAM時，就會設定對應的 遮蔽位元。當寫入存取訊號1 26被致能時，會傳輸具有 被設定之對應遮蔽狀態的資料。在資料被傳輸到陣列之 後，遮蔽暫存器會重置遮蔽狀態，將以前所設定之遮蔽 位元淸除爲未遮蔽狀態。 第3圖爲根據本發明，可在突發資料期間之任何點中 斷其寫入操作的SDRAM 130。優選的SDRAM 130包含 xy資料輸入暫存器132，和對應遮罩暫存器12◦之xy -7- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) -丨裝 訂---------^w.. 經濟部智慧財產局員工消費合作社印製 498344 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（6 ) 遮蔽暫存器134。藉由來自xy資料輸入暫存器132之線 1 36共同表示之資料輸出會通過到達致能緩衝器1 3 8。 藉由遮蔽暫存器134之線140共同表示的各輸出會對應 遮蔽狀態，使對應的資料位元通過或被阻擋在致能緩衝 器1 3 8。通過致能緩衝器1 3 8之資料則寫入陣列1 42。對 應被致能緩衝器阻擋之資料的陣列位置則維持在前一狀 態。 第4圖爲4位元預取之DDR SDRAM 130的單一 DQ時 序圖範例。資料（DM)係在時脈（CLOCK)的升緣和降緣時 提供。對於本範例而言，MQ爲主動性低準位，即 DM = ”1”對應沒有遮蔽，或致能一特殊的寫入資料操作； 及DM = "0n對應一在特殊的寫入操作時遮蔽或使資料失 能。在提供具有對應的遮蔽輸入（DM)維持在高準位之4 位元後，寫入訊號（WRITE)在週期標籤150處爲致能狀 態。因爲所有的4個位元在暫存器124中都未被遮蔽， 所以以脈波線DATA〇、DATA卜DATA 2和DATA 3表 示之4個在輸出端1 36之儲存位元會通過致能緩衝器 138而到達陣列142。其次，因爲在暫存器124中，只有 前2位元未被遮蔽，所以遮蔽輸入（DM)在提供2位元之 後準位降低，而且在週期標籤152處，資料只提供在致 能緩衝器138的輸出端。在週期標籤154處，時脈週期 較落後，所以寫入訊號（WRITE)再次致能，且在中斷操 作期間，2位元會通過到達陣列142。當DM爲高準位 時’第一和第二位元係在未遮蔽狀態，而當DM爲低準 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) Γ裝 tr---------0. 498344 A7 B7__ 五、發明說明（) (請先閱讀背面之注音？事項再填寫本頁) 位時，第三和第四位元係在遮蔽狀態。只有前2位元會 在寫入操作期間傳輸。然後，在2個時脈週期後的週期 158中，寫入訊號被致能，所以在所有4個輸出端136 上的資料會通過到達陣列142。 因此，如第4圖所示，在傳輸週期154接收的中斷期 間之特殊點，已用剩餘資料已淸除之其餘的暫存器位置 設定前面接收資料之各對應遮蔽狀態的暫存器位置。對 應設定暫存器位置之資料係依據會被致龍之寫入存取訊 號傳輸，而具有淸除遮蔽狀態位置之位置仍保持不變。 經濟部智慧財產局員工消費合作社印製 第5圖爲用以實行SDRAM晶片130之優選實施例的 資料載入和寫入驅動器電路1 6 0。第5圖之資料載入和 寫入驅動器電路1 60係被說明在一篇已讓渡與本案申請 人’由 Hanson 等人 i所寫，名爲 nA Prefetch Write Driver for a Random Access Memory"之美國專利申請案第 09/4 56,589號（代理人號碼第FI9-99-217 USI號）中，在此 提出供參考。根據包含在SDRAM晶片內之多資料載入 和寫入驅動器電路160，xy資料輸入暫存器132係包含 輸入接收器162D、第一資料閂164D、驅動器166D和第 一資料問168D之各個資料路徑的集合。xy遮蔽暫存器 係包含輸入接收器162E、第一致能閂164E、驅動器 166E、及結合NAND閘170和反相器172之第二致能閂 168E的各個致能路徑之對應集合。致能緩衝器138係各 個寫入驅動器174的集合。 閂164D、E和168D、E係各爲一對交錯耦合的反相器 -9- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ^8344 A7
五、發明說明（8 ) 經濟部智慧財產局員工消費合作社印製 對。在本實施例中，接收器162D、E和驅動器i66D、E 係各自藉由互補的訊號對致能/失能。這些互補的訊號 對來自由反相器1 7 6、1 7 8產生之載入資料訊號，和來 自由反相器172和反相器180產生之寫入資料訊號。每 ~個寫入驅動器1 7 4都會提供一對互補的資料輸出 1 8 2、1 8 4。每一個輸出相位1 8 2、1 8 4係分別由三態輸出 驅動器186、188驅動。由第二資料閂168D閂住的資料 係藉由反相器1 90反相，以提供互補對，其中每一個都 會分別輸入到三態輸出驅動器1 86、1 88。 每一個三態輸出驅動器186、188都包含一對連接在 地和驅動器NFET 196的閘極間之並聯的NFETs 192、 194。NAND閘170的輸出連接到並聯的NFET 192之閘 極。另一並聯的NFET 194之閘極則直接由資料路徑輸 出195，或由反相器190的輸出驅動。第四NFET 198係 被連接在驅動區PFET 2〇0的閘極和NFETs 192、194與 驅動器NFET 196的閘極之共接點間。重置線DQRST係 連接到 NFET 198的閘極和連接到PFET 202的閘極。 PFET 202係連接在供應電壓源和NFET 198的汲極之 間。PFET 204的閘極係直接由資料路徑輸出或由反相器 190的輸出驅動。PFET 204係連接在供應電壓源和一對 PFETs 206、208的共源極接點之間。PFETs 206、208的 閘極皆由NAND 170的致能輸出驅動。PFET 208的汲極 係連接到NFET 198和PFET 202與驅動器PFET 200的閘 極的共汲極接點。PFET 206的汲極係連接到NFETs 192、194的汲極與NFET 198的源極和驅動器NFET 196 的閘極之共接點。 -10- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------^--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 ^8344 A7 -^^ ___B7__ 五、發明說明（9 ) 輸入接收器162D、E各自包含一由二輸入動態接收器 2 1 2驅動之三態驅動器2 1 0。二輸入動態接收器2 1 2包含 2個串接的NFETs 214、216和一計時的PFET218負載。 串聯的NFETs 214、216係連接在地和輸出220之間，而 計時的PFET 218負載則是連接在供應電壓和輸出220 之間。其中之NFET 214的閘極係由載入資料訊號（PNTI) 驅動，兩另一之NFET 216的閘極則是由個別的資料輸 入RWD或致能輸入驅動。動態接收器214的輸出220 係三態反相器2 1 0的輸入。 反相器178的輸出也是包含NOR閘222和5個串接反 相器224、2 26、22 8、23 0和232之脈波產生器的輸入。 脈波產生器的輸出被反相器234反相，以提供時脈 (DQWINTn)，限制在二輸入動態接收器212中之負載 PFET218。在訊號（PWR0N)上之功率連接到反相器236 的輸入，而且也連接到PFETs 238、240的閘極，其中其 保各自連接在供應電壓和個別動態接收器2 1 2的輸出 220之間。反相器236的輸出驅動在接收器162D中之 NFET242的閘極，其中其係連接在地和閂164D的輸入 之間。 反相器180的輸出也是包含NAND閘244和5個串接 反相器246、248、250、252和254之第二脈波產生器的 輸入。脈波產生器的輸出藉由反相器256反相。反相器 256的輸出驅動NFET 25 8的閘極，其中其係連接在地和 閂164E的輸入端之間。 -11- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 裝--------訂--------- (請先閱讀背面之注咅3事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 498344 A7 _ B7 五、發明說明（1G) 一開始，在電源端，PWRON爲低準位，使導通PFETs 23 8和240，以迫使輸入到三態反相器2 1 0之個別的輸入 (RWD。和DQE。）爲高準位。在兩個路徑上，因爲PNTI訊 號爲低準位，所以三態反相器2 1 0是在高阻抗狀態。將 PWRON反相之反相器236，在電晶體242的閘極上放置 高準位，迫使在接收器162D的輸出，閂164D的輸入端 上，其RWDX爲低準位。在RWDX上爲低準位，會使閂 和RWD。爲高準位。寫入資料訊號（WRTn)爲低準位。因 爲PNTI爲低準位，所以兩個三態反相器210、212都是 在高阻抗狀態。在WRTn上爲高準位，可以致能兩個三 態驅動器166D、E，使其分別通過在RWD^和DQE^上 的高準位而到達閂168D、E，而且驅動器168D的資料 輸出也會通過到達寫入驅動器1 74。 但是，因爲WRTn被反相器180反相，所以致能被 NAND閘170阻擋，因此要提供一低準位輸入到NAND 閘170，以防止NAND閘170通過致能。從反相器180 輸入一低準位到NAND閘170，以保持NAND閘170的 輸出爲高準位，使三態輸出驅動器186、188失能。來 自NAND閘170的高準位會使兩PFETs 206、208關閉， 而會使NFET 192導通。藉由驅使DQRSTn爲高準位，起 始化驅動器174，使NFET 198導通，而使PFET 202關 閉。導通NFET 190會驅使驅動器PFET200的閘極爲低 準位，而使其導通。NFET 192保持驅動器NFET 196的 閘極爲低準位，因此其爲關閉。PFETs 206、208會關 -12- ^紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） " -----------裂--------訂---------線 (請先閱讀背面之注咅？事項再填寫本頁) 498344 A7 B7___ 11 五、發明說明（） 閉，而使個別驅動器FET 200、196的閘極與PFET 204 隔離，其中其係由反相器1 9 0的輸出或資料路徑的輸出 驅動。因此，在驅動器 NFET 196和驅動器 PFET 200 上，驅動器1 74係在其預充電狀態。 在起始的電源上升週期之後，PWRON上升，使PFETs 238和240關閉，反相器236之輸出下降，使NFET 24 2 關閉。在正常的操作期間，分別將資料位元和對應的致 能狀態位元提供到RWD和DQEP。注意，不考慮DQEP 訊號的狀態，DQE。係在對應遮蔽狀態之高準位狀態下， 直到PNTI被致能爲高準位爲止。這些輸入係在動態接 收器212中與載入資料訊號，PNTI，作NAND運算。當 PNTI被驅動爲高準位時，三態驅動器2 1 0則被致能，且 限制時脈負載PFETs 218之時脈（DQWINTn)仍保持在高 準位。分享的資料線輸入由動態接收器212載入且將其 反相，然後通過到達再反相和通過資料或致能位元至閂 164D、E之個別的二態驅動器210。因爲寫入資料訊號 (WRTn)爲高準位，所以驅動器 166D、E會通過閂 164D、E的內容到第二閂168D、E。 當PNTI被驅動爲低準位時，會迫使三態驅動器210 進入其高阻抗狀態，PNTI輸入到動態接收器212，因而 打開接地的路徑。一致地，DQWINT。在等於5個反相器 2 24、22 6、228、230和232的傳輸延遲周期後，被驅動 爲低準位。DQWINTn爲低準位會導通PFETs 218，使其 預充電輸出220爲高準位。 -13- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注音？事項再填寫本頁) 裝--------訂---------. 經濟部智慧財產局員工消費合作社印製 498344 經濟部智慧財產局員工消費合作社印製 A7 B7 , 12 五、發明說明（） 當寫入資料訊號WRTn被驅動爲低準位時，驅動器 166D、E被失能，且RESET在等於5個反相器246、 248、250、252和254的傳輸延遲周期後，被驅動爲高 準位。RESET被驅動爲高準位會導通NFET 25 8，使第一 閂1 64E重置在致能路徑中。若儲存在致能路徑的第一 閂164E中之致能位元爲高準位，則輸入到NAND閘170 的爲高準位，以致使NAND閘170驅動其輸出爲低準 位，而致能寫入驅動器174。在兩個三態輸出驅動器 186、188 中，PFETs 206、208 係導通的，而 NFET 192 係關閉的。因此，就NAND閘170的輸出爲低準位而 言，互補輸出182、184反映資料路徑第二閂i68d的狀 態。當寫入資料訊號WRTn轉回高準位時，驅動器 1 6 6 D、E被致能，使第一閂1 6 4 D、E的內容通過到達第 二閂168D、E，其中包含因重置閂164E而得之低準 位。 因此，包含具有適當突發資料位元選擇邏輯之4 xy資 料載入和寫入驅動器電路160的SDRAM晶片，造成第4 圖之S D R A Μ晶片範例。所以，例如，優選實施例之8 x 8 SDRAM可由64個資料載入和寫入驅動器電路160形 成。在此種8x8實施例中，可忽略前4x8位置，而後 4x8位置可藉由在第一次的兩個時脈循環期間，設定遮 蔽低準位（失能），和在第二-次的兩個時脈循環期間，上 升遮蔽準位（致能），而載入資料。再者，突發資料傳輸 可以中斷，且來自部分突發資料的資料可以不用擾亂其 -14- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 498344 A7 --------2Z___ L3 五、發明說明（） 餘的陣列而載入。 (請先閱讀背面之注意事項再填寫本頁) 本發明已根據優選實驗例而說明，熟知本技術中那些 技巧的人士，將會承認本發明之修正例係在所附申請專 利範圍之精神和範圍中。 符號說明 100"· 寫入驅動器電路 102“· 輸入資料 103"· 記憶體陣列 104"· 接收器 106"· 接收器致能 108"· 閂 110··· 寫入驅動器 112··· 寫入致能 120… 遮蔽暫存器 122… X暫存器 124"· y位元 12 6"· 寫入存取訊號 130"· 同步動態隨機存取記憶體 132… xy資料輸入暫存器 134"· xy遮蔽暫存器 13 6"· 線 138… 致能緩衝器 140". 線 142··· 陣列 -15- 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 498344 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（14 ) 1 5 0…週期標鑛 152…週期標籤 1 5 4…週期標籤 1 5 6…週期標籟 158…週期標籤 160…資料載入和寫入驅動器電路 1 62D…輸入接收器 164D…第一資料閃 166D…驅動器 168D…第二資料閂 162E."輸入接收益 164E···第一致能閂 166E···驅動器 168E…第二致能閂 170··· NAND 閘 172…反相器 174…寫入驅動器 176…反相器 178…反相器 180…反相器 182、184…互補資料輸出對 186、188…三態輸出驅動器 190…反相器 192、1 94 …NFETs -16- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） AW· ^--------tr--------- (請先閱讀背面之注意事項再填寫本頁) 498344 A7 B7 五、發明說明（ 15 經濟部智慧財產局員工消費合作社印製
195···資料路徑輸出 196···驅動器 NFET 198··· NFET 200···驅動器 PFET 202··· PFET 204··· PFET 206、208 …PFETs .210…三態驅動器 2 1 2…二輸入動態接收益 214、216··· NFETs 218…時脈PFET 220…輸出 222·.· NOR 閘 224、226、228、230、232…反相器 234…反相器 236…反相器 23 8、240 …PFETs 242·.· NFET 244··· NAND 閘 246、248、250、252、254 …反相器 25 6…反相器 25 8··· NFET -17- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) ▼-裝--------訂---------

Claims (1)

  1. 498344 經濟部智慧財產局員工消費合作社印i取 A8 B8 C8 D8 六、申請專利範圍 1. 一種積體電路，包含： 一記憶體單胞陣列； 一 xy資料輸入暫存器； 一 xy遮蔽暫存器；及 一致能緩衝器’來自xy資料輸入暫存器之輸出資料 會通過到達致能緩衝器，各輸出資料會通過到達對應 遮蔽狀態輸出之陣列。. > 2. 如申請專利範圍第1項之積體電路，其中該陣列係隨 機存取記憶體（RAM)之記憶體陣列，X爲位元突發資料 長度’而y爲位元突發資料寬度。 3. 如申請專利範圍第2項之積體電路，其中許多的xy 遮蔽暫存器位置，會使得一個或更多的對應遮蔽狀態 輸出防止一個或更多的對應資料位元通過到達選擇的 記憶體位置，該選擇的記憶體位置之內容保持在未充 電狀態。 4. 如申請專利範圍第3項之積體電路，還包含： 一寫入輸入，在該xy資料輸入暫存器中之資料位 元，在該xy遮蔽暫存器中具有對應遮蔽位元組，而且 其還會響應在該寫入輸入上之寫入之訊號，通過到達 該陣列。 5. 如申請專利範圍第4項之積體電路，其中該xy資料 暫存器包含許多多位元位置，每一個該多位元位置包 含： 自資料輸入線選擇通過資料之接收器； -18 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 498344 A8 B8 C8 D8 六、申請專利範圍 閂住通過該接收器之資料的第一閂； 選擇性驅動該第一閂之內容的驅動器；及 閂住該驅動器之輸出的第二閂。 6.如申請專利範圍第5項之積體電路，其中每一個該多 位元位置之對應位元的輸入都是連接在一起的，該對 應位元的接收器接收資料流，且選擇性通過該接收資 料流之選擇的位元。 7 ·如申g靑專利範圍第6項之積體電路，其中該X y遮蔽 暫存器包含許多對應多位元位置，每一個該對應多位 元位置包含： 自遮親輸入線選擇通過資料之接收器； 閂住通''適該接收器之資料的第一閂； 選擇性驅動該第一閂之內容的驅動器；及 閂住該驅動器之輸出的第二閂。 8 ·如申請專利範圍第7項之積體電路，其中每一個該多 位元位置之對應遮蔽的輸入都是連接在一起的，該對 應遮蔽的接收器接收遮蔽輸入，且選擇性通過該遮蔽 輸入。 9·如申請專利範圍第8項之積體電路，其中在每一個xy 遮蔽暫存器和xy遮蔽暫存器中，第一閂和第二問各自 包含一對交越耦合的反相器。 1 〇.如申請專利範圍第9項之積體電路，其中在每一個 xy遮蔽暫存器和xy遮蔽暫存器中，接收器和驅動器各 自包含一三態驅動器。 -19- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） " (請先閱讀背面之注意事項再填寫本頁) --------訂---------. 經濟部智慧財產局員工消費合作社印製 498344 A8 B8 C8 D8 六、申請專利範圍 11·如申請專利範圍第10項之積體電路，其中輸出緩衝 器包含許多寫入驅動器，自該xy資料暫存器提供到該 寫入驅動器之資料位元，和自該xy遮蔽暫存器選擇性 致能該寫入驅動器之對應遮蔽。 12·如申請專利範圍第10項之積體電路，其中在資料通 過到達該記憶體陣列之後，會全部重置在xy遮蔽暫存 器中之遮蔽位元，以防止資料通過。 13. 如申請專利範圍第12項之積體電路，其中RAM係 一同步動態RAM(SDRAM)，且其中SDRAM的資料流， 其資料係輸入到該xy資料輸入暫存器，而遮蔽則出現 在xy遮蔽暫存器，該資料輸入無論何時中斷，該遮蔽 總是失效的，在中斷接收資料之前，該資料輸入會先 通過到達該陣列。 14. 一種同步動態隨機存取記憶體（SDRAM)，包含： 一記憶體單胞陣列； 一 xy資料輸入暫存器，用以接收和儲存來自資料輸 .入之資料流； 一 xy遮蔽暫存器，用以接收和儲存每一次接收的資 料位元之對應遮蔽狀態，且響應寫入訊號提供對應遮 蔽輸出；及 一致能緩衝器，用以接收來自xy資料輸入暫存器之 資料輸出，各資料輸出會響應該對應遮蔽輸出而通過 到達陣列。 15·如申請專利範圍第14項之同步動態隨機存取記憶 -20- 本ί氏張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 訂---------線—痛 498344 A8 B8 C8 D8 六、申請專利範圍 體，其中許多xy遮蔽暫存器位置，會在使對應遮蔽輸 出可以防止對應資料位元通過到選擇的記憶體位置之 狀態下，該選擇的記憶體位置之內容保持在未充電狀 態。 1 6.如申請專利範圍第15項之同步動態隨機存取記憶 體，其中xy資料暫存器和17遮蔽暫存器各自包含許 多多位元位置。每一個該多位元位置包含： 選擇性通過輸入之接收器； 閂住來自該接收器之該通過的輸入之第一閂； 選擇性驅動該第一閂之內容的驅動器；及 問住該驅動器之輸出的第一問。 17.如申請專利範圍第1 6項之同步動態隨機存取記憶 體，其中每一個第一閂和第二閂都包含一對交越耦合 的反相器。 1 8.如申請專利範圍第17項之同步動態隨機存取記憶 體，其中接收器和驅動器各自包含一三態驅動器。 1 9.如申請專利範圍第1 8項之同步動態隨機存取記憶 體，其中在資料通過到達該陣列之後，全部重置在xy 遮蔽暫存器中之遮蔽位元，以防止資料通過。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -21 - ϋ ϋ ϋ ϋ n _ ϋ I ϋ ϋ ϋ 1 I I ϋ ^1 ϋ Mu n I ·ϋ n 1_1 ϋ ϋ n I ϋ ^1 n ϋ ϋ n ϋ I ϋ ϋ I 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
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