KR20030009331A - 마스크가능 입력을 갖는 동기식 디램 - Google Patents

마스크가능 입력을 갖는 동기식 디램 Download PDF

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Abstract

집적회로에 포함된 랜덤 액세스 메모리(RAM)와 특히 마스크 가능 데이터 입력을 갖는 동기식 디램(SDRAM). SDRAM은 데이터 라인(DQ)의 수에 대응하여 x비트의 길이와 y비트의 폭을 갖는 버스트를 수신하는 xy 데이터 입력 레지스터을 포함한다. xy 마스크 레지스터는 각각의 수신된 데이터 비트에 대하여 해당 마스크 비트를 수신하고, 각각의 마스크 비트는 해당 데이터 비트가 SDRAM 어레이에 저장되어 있는지를 나타낸다. 인에이블 버퍼는 xy 데이터 입력 레지스터로부터 데이터 출력을 수신하여 각각의 데이터 출력을 xy 마스크 레지스터에 저장된 해당 마스크 상태에 의존하는 어레이로 통과시킨다. 마스크 레지스터는 바람직하게 마스킹된 상태로 세팅된다. 인에이블 신호가 비트 단위로 활성화될 때 언마스킹(unmasking)이 발생된다. 이것은 기록 버스트 인터럽트 명령이 인가될 때 버스트 길이내의 잔여 비트가 마스킹된 상태로 있게 한다. 입력 프리페치동안, 프리페치의 밸런스(balance) 또는 잔여의 비트에 대응하는 메모리 위치를 방해하지 않고 버스트 또는 프리페치의 임의의 수신된 부분이 어레이에 저장되도록 인터럽트가 발생할 수 있다.

Description

마스크가능 입력을 갖는 동기식 디램{A SDRAM WITH A MASKABLE INPUT}
동기식 디램(synchronous dynamic random access memory:SDRAM) 칩은 공지되어 있다. 기본적으로, 최신 SDRAM은 초기 메모리 위치(location) 또는 순차적으로 액세스되는 인접 위치의 스트링에서 제 1 데이터 액세스 위치를 식별하는 어드레스를 제공함으로써 액세스된다. 제 1 주소는 버스트 시작 주소, 데이터 스트링은 버스트 또는 데이터 버스트로 알려져 있다. 버스트는 그 폭이 1비트, 4비트, 8비트또는 그 이상의 비트로 되어 있으며, 길이는 2, 4, 8 또는 그 이상의 위치로 되어 있다. 버스트의 폭과 길이는 SDRAM 구조 설계자의 의도와 다양한 디자인의 선택의 결과에 따라 결정된다. SDRAM은 내부적으로 특정 액세스 중 버스트 내의 모든 셀은 병렬적으로 동시에 액세스 되며, 버스트의 외부 전송을 위해서는 직렬화된다.
이러한 데이터의 직렬적인 외부 전송과 병렬적인 내부 전송은 일반적으로 "데이터 프리페치(data prefetch)"로 불린다. 따라서, 데이터는 직렬적으로, 즉, 외부적으로 칩에 전달되거나 칩으로부터 인출되며, 칩으로 전달된 데이터는 병렬로 어레이에 기록되거나 또는 칩으로부터 직렬적으로 데이터가 인출되도록 병렬로 어레이로부터 판독될 수 있다. 데이터 프리페치를 사용할 경우 외부적 데이터 라인의 수를 줄일 수 있으며 이것은 결국 칩의 면적을 줄이게 된다. 또한 프리페치는 높은 주파수 동작을 제공하는 외부 데이터 레이트(rate)보다 상당히 낮은 주파수에서 어레이에의 액세스를 가능케 한다.
이중 데이터 레이트 SDRAM(double data rate SDRAM:DDR SDRAM)의 경우 입력 데이터는 상승 클록 에지와 하강 클록 에지 모두에서 입력된다. 따라서, 2 비트의 프리페치가 사용될 경우 하나의 입력(DQ)은 입력 주파수의 중간 주파수에서 각각 동작하는 두개의 내부 데이터 라인에 제공된다. 두개의 내부 데이터 라인 중 하나는 상승 클록에지에서 데이터를 수신하고, 다른 하나의 데이터 라인은 하강 클록 에지에서 데이터를 수신한다. 8 비트를 사용하는 프리페치를 예로 들면, 하나의 입력 신호는 8개의 수신기에 제공되어, 수신기 출력 신호가 8배 더 작은 주파수에서 동작케한다. 따라서, DDR SDRAM의 프리페치는 데이터가 큰 데이터 대역폭을 가지고공급된다 하더라도 코어 메모리 회로는 상당히 느린 속도에서도 작동할 수 있게 된다.
도 1은 종래의 SDRAM의 기록 드라이버 회로(100)를 도시하고 있다. 기록 드라이버(100)는 일반적으로 입력 데이터(102)를 메모리 어레이(103)에 기록하기 위한 센스 증폭기에 포함되어 있다. 수신기(104)는 수신 인에이블(106)이 활성화되면 입력된 데이터를 전달한다. 래치(108)는 수신기(104)로부터 전달 받은 데이터를 잠시동안 저장한다. 래치에 저장된 데이터는 기록 드라이버(110)로 입력된다. 기록 인에이블(112)이 활성화 되면, 기록 드라이버(110)는 래칭된 데이터를 선택된 메모리 위치에 저장될 수 있도록 메모리 어레이(103)에 전달한다. 이러한 접근 방법은 입력으로 제공된 모든 데이터 비트가 메모리 어레이(103)에 저장될 경우에는 충분하다.
SDRAM의 성능 목표와 동작 주파수가 점점 증가함에 따라, 프리페치로 2 비트 또는 그 이상의 데이터 비트가 필요하게 되었다. 프리페치 비트의 증가는 어레이의 동작 주파수와는 무관한 효율적인 외부 동작 주파수를 만들어낸다. 기존의 프리페치 구조는 프리페치된 비트의 수에 맞게 입력과 기록 드라이버를 단순히 복제하는데 불과했다. 이러한 접근 방법은 데이터 버스의 수와 이와 관련된 버스 면적의 증가를 초래했으며, 이는 결국 SDRAM 칩의 크기 증가로 이어졌다.
또한, 프리페치 구조의 SDRAM에서 데이터 마스킹을 구현하는데는 어려움이 있다. 각각의 프리페치 비트가 자신의 마스크 정보를 전달해야 한다. 프리페치 비트 중 일부는 마스킹 되고, 반면에 일부는 마스킹 되지 않으므로 프리페치 패키지전부에 대해 동일한 마스크를 제공하는 것은 그 실현이 불가능하다.
또한 기존의 JEDEC(Joint Electron Device Engineering Council) SDRAM 표준에서는 버스트 인터럽트를 제안하고 있다. 예를 들어, 다른 4 비트 기록 동작을 시작하기 위해서는 4 비트 기록 동작은 최초 2 비트가 기록된 후 인터럽트될 수 있다. 그러나, 아직까지 2 비트 이상의 프리페치 구조에서는 인터럽트의 제어가 불가능하다. 따라서 8 비트의 프리페치 구조에서는 8 비트의 버스트가 4 비트 이후 인터럽트 될 때 인터럽트 후 데이터 비트에 해당하는 셀 내에서 정보가 파괴되지 않도록 그 4 비트는 어레이에 저장되어야 한다. 프리페치 구조에 대한 현재 기술의 수준은 여기까지는 달성하지 못한 상태이다.
따라서, 비트 스트링 중 어느 입력 비트가 어레이에 저장될 것인가를 외부적으로 선택할 수 있는 RAM, 특히, SDRAM이 요구된다.
관련 출원
본 발명은 본 출원의 양수인에 양도되고, 동시에 출원되었으며, 여기에서 참조로 사용되는, Hanson등에 의한 "A Prefetch Write Driver for a Random Access Memory"로 명명된 미국 특허 출원 번호 09/456,589(대리인 서류 번호 FI9-99-217USI)와 관련되어 있다.
본 발명은 일반적으로 반도체 메모리에 관한 것으로, 더욱 상세하게는 데이터 프리페치(prefetch)를 구비한 동기식 DRAM에 관한 것이다.
전술한 그리고 기타 목적, 양상 및 이점은 다음의 도면을 참조하여 설명되는 상세한 바람직한 실시예로부터 잘 이해될 수 있다.
도 1은 전형적인 종래의 SDRAM 입력 경로이다.
도 2는 바람직한 실시예의 동기식 DRAM(SDRAM)에 있어서, 프리페치 입력 비트에 대응하여 마스크 상태를 유지하는 마스크 레지스터의 개략도이다.
도 3은 버스트 동안 임의의 시점에서 인터럽트될 수 있는 본 발명에 따른 SDRAM이다.
도 4는 도 3에 따른 SDRAM의 단일 DQ에 대한 타이밍도의 예이다.
도 5는 바람직한 실시예의 SDRAM 칩을 구현하기 위한 데이터 로드 및 기록 드라이버 회로의 개략도이다.
본 발명은 프리페치 구조를 갖는 DRAM에서 기록 동작 동안 버스트 인터럽트를 가능하게 하는 것을 목적으로 하고 있다.
본 발명의 다른 목적은 DRAM칩의 영역을 감소시키는 것이다.
본 발명은 DRAM, 특히, 마스크 가능 데이터 입력을 갖는 동기식 디램(SDRAM)을 포함하는 집적회로이다. SDRAM은 데이터 라인(DQ)의 수에 대응하여 x비트의 길이와 y비트의 폭을 갖는 버스트를 수신하는 xy 데이터 입력 레지스터을 포함한다. xy 마스크 레지스터는 초기에 모든 비트가 마스킹된 상태로 있도록 세팅된다. xy마스크 레지스터는 각각의 수신된 데이터 비트에 대하여 해당하는 마스킹되지 않은 비트를 수신하며, 여기에서 각각의 마스킹되지 않은 비트는 해당 데이터 비트가 SDRAM 어레이에 저장되어 있는지를 나타낸다. 인에이블 버퍼는 xy 데이터 입력 레지스터로부터 데이터 출력을 수신하여 각각의 데이터 출력을 xy 마스크 레지스터에 저장된 해당 마스크 상태에 의존하는 어레이로 전달한다. 입력 프리페치동안, 프리페치의 밸런스(balance) 또는 잔여의 비트에 대응하는 메모리 위치를 방해하지 않고 버스트 또는 프리페치의 임의의 수신된 부분이 어레이에 저장되도록 인터럽트가 발생할 수 있다.
도면을 참조하면, 특히, 도 2는 메모리 어레이를 포함하는 집적회로에서 프리페치(prefetch) 입력 비트에 대응하여 마스크 상태를 유지하기 위한 마스크 레지스터(120)를 개략적으로 도시한다. 바람직하게, 메모리 어레이는 동기식 디램(SDRAM)의 어레이이다. 본 실시예에서, 버스트 길이는 x, 예를 들면, 4 비트이고 메모리는 y DQ, 예를 들면, 8까지의 데이터 입력/출력(I/O) 폭을 갖는다. 버스트 기록 명령이 발행되면, xy 비트(본 실시예에서는 32)가 어레이에 동시에 제공된다. 바람직한 실시예에 따르면, 레지스터(120)는 각각의 xy 대응 데이터 비트에 대한 마스크 상태를 x 레지스터(122)에 저장하고, 각각의 레지스터는 y 비트가 124의 폭을 갖는다.
각 비트에 대한 마스크 상태는 버스트 데이터가 무시될 것인지 또는 기록시에 어레이에 저장될 것인지를 결정한다. 초기에, 기록 동작을 금지시키기 위해 각각의 마스크 비트 위치의 상태가 클리어되어, 데이터 전송이 디스에이블 되거나 또는 데이터가 마스킹된다. 각 비트가 SDRAM에 순차적으로 제공됨에 따라, 해당 마스크 비트가 설정된다. 기록 액세스 신호(126)가 인가되면, 데이터는 설정되어 있는 해당 마스크 상태와 함께 전송된다. 데이터가 어레이로 전송된 후에, 마스크 레지스터가 마스킹된 상태로 리셋되어 이전에 설정된 마스크 비트를 마스킹되지 않은 상태로 소거시킨다.
도 3은 버스트 동안 임의의 시점에서 인터럽트된 기록동작을 가질수 있는 본 발명에 따른 SDRAM(130)을 도시한다. 바람직한 SDRAM(130)은 마스크 레지스터(120)에 대응하는 xy 마스크 레지스터(134)와 xy 데이터 입력 레지스터(132)를 포함한다. xy 데이터 입력 레지스터(132)로부터 라인(136)으로 공동으로 표현되는 데이터 출력이 인에이블 버퍼(138)로 전달된다. 라인(140)으로 공동으로 표현되는 마스크 레지스터(134)의 해당 마스크 상태 각각의 출력으로 인해 해당 데이터 비트가 인에이블 버퍼(138)에서 전달되거나 또는 차단된다. 인에이블 버퍼(138)를 통하여 통과된 데이터는 어레이(142)에 기록된다. 인에이블 버퍼에 의해 차단된 데이터에 대응하는 어레이 위치는 이전 상태로 남아있게 된다.
도 4 는 4 비트가 프리페치된 DDR SDRAM(130)의 하나의 DQ에 대한 타이밍 도의 예이다. 데이터(DM)가 클록(CLOCK)의 상승 및 하강 에지에서 제공된다. 본 실시예에서, MQ는 액티브 로우, 즉, DM="1"은 특정 기록 데이터 동작을 부 마스킹(not masking), 즉, 인에이블링하는 것에 대응하고; DM="0"는 특정 기록 동작동안 데이터를 마스킹, 즉, 디스에이블링하는 것에 대응한다. 네개의 비트를 해당 마스크 입력(DM)이 하이인 채로 제공한 후에, 기록 신호(WRITE)가 150으로 명명된 주기에 인가된다. 모든 네개의 비트가 레지스터(124)에서 마스크되지 않았기 때문에, 라인 DATA0, DATA1, DATA2 및 DATA3상에 펄스로 표현된 바와 같이, 출력(136)상에 네개의 저장된 비트가 인에이블 버퍼(138)를 통하여 어레이(142)로 전달된다. 다음에, 마스크 입력(DM)은 두 비트가 제공된 후에 강하되고, 152로 명명된 주기에서, 레지스터(124)에서 단지 처음 2 비트가 마스크되지 않았기 때문에 데이터가 단지 두개의 인에이블 버퍼(138)의 출력에 제공된다. 한 클록 사이클 후인 154로 명명된 주기에서, 기록 신호(WRITE)가 다시 인가되고 두 비트가 인터럽트 동작동안어레이(142)로 전달된다. DM이 하이일 때, 제 1 및 제 2 비트가 마스크되지 않은 상태로 있고, DM이 로우일 때, 제 3 및 제 4 비트가 마스크된 상태로 있게 된다. 단지 처음 두비트가 기록동작 동안 전송된다. 두 클록 사이클 후인 주기 (158)에서, 기록신호가 인가되고 모든 네개의 출력(136)상에 있는 데이터가 어레이(142)로 전달된다.
따라서, 도 4에 도시된 바와같이, 주기 (154)에서 인터럽트가 수신되는 전송동안 특정 시점에서, 이전에 수신된 데이터에 대한 각각의 해당 마스크 상태에 대한 레지스터 위치는 클리어된 상태로 설정된 남아있는 레지스터 위치로 설정된다. 설정된 레지스터 위치에 대응하는 데이터가 인가되는 기록 액세스 신호에 의해 전송되고, 반면 클리어된 마스크 상태 위치를 구비한 위치는 불변인채로 남아 있게 된다.
도 5는 바람직한 실시예의 SDRAM 칩(130)을 구현하기 위한 데이터 로드 및 기록 드라이버 회로(160)의 개략도이다. 도 5의 데이터 로드 및 기록 드라이버 회로(160)는 본 출원의 양수인에 양도되고, 동시에 출원되었으며, 여기에서 참조로 사용되는, Hanson등에 의한 "A Prefetch Write Driver for a Random Access Memory"로 명명된 미국 특허 출원 번호 09/456,589(대리인 서류 번호 FI9-99-217USI)에 설명되어 있다. SDRAM 칩상에 다수의 데이터 로드 및 기록 드라이버 회로(160)를 포함시킴으로써, xy 데이터 입력 레지스터(132)가 입력 수신기(162D), 제 1 데이터 래치(164D), 드라이버(166D) 및 제 2 데이터 래치(168D)를 포함하는 각각의 데이터 경로의 집합체가 된다. xy 마스크 레지스터는 NAND 게이트(170) 및인버터(172)와 결합하여 입력 수신기(162E), 제 1 인에이블 래치(164E), 드라이버(166E) 및 제 2 인에이블 래치(168E)를 포함하는 개개의 인에이블 경로의 해당 집합체이다. 인에이블 버퍼(138)는 개개의 기록 드라이버(174)의 집합체이다.
래치(164D,E 및 168D,E)는 각각 한 쌍의 교차로 연결된 인버터이다. 본 실시예에서, 수신기(162D,E) 및 드라이버(166D,E) 각각은 상보 쌍(complementary pairs)의 신호에 의해 인에이블/디스에이블 된다. 상기 상보 쌍의 신호가 인버터(176, 178)에 의해 발생된 로드 데이터(LOAD DATA) 신호로부터 그리고 인버터(172)와 인버터(180)에 의해 발생된 기록 데이터(WRITE DATA) 신호로부터 제공된다. 각각의 기록 드라이버(174)는 한 쌍의 상보적인 데이터 출력(182, 184)을 제공한다. 각 출력 위상(182, 184)은 3상(three state) 출력 드라이버(186, 188)에 의해 각각 구동된다. 제 2 데이터 래치(168D)로 부터의 래치된 데이터는 상보 쌍을 제공하기 위해 인버터(190)에 의해 인버팅되고, 각각은 각각 하나의 3상 출력 드라이버(186, 188)로의 입력이다.
각각의 3상 출력 드라이버(186, 188)는 접지와 드라이버 NFET(196)의 게이트 사이에 접속된 한 쌍의 병렬 NFET(192, 194)를 포함한다. NAND 게이트(170)의 출력부는 병렬 NFET(192)의 게이트에 접속된다. 또 다른 병렬 NFET(194)의 게이트는 데이터 경로 출력(195), 즉, 인버터(190)의 출력에 의해 직접적으로 구동된다. 제 4 NFET(198)는 드라이버 PFET(200)의 게이트와 드라이버 NFET(196)의 게이트를 구비한 NFET(192, 194)의 공통 접속부 사이에 접속된다. 리셋 라인(DQRST)은 NFET(198)의 게이트에 그리고 PFET(202)의 게이트에 접속된다. PFET(202)는 공급 전압원과NFET(198)의 드레인 사이에 연결된다. PFET(204)의 게이트는 직접적인 데이터 경로 출력 또는 인버터(190)의 출력에 의해 구동된다. PFET(204)는 공급 전압원과 한 쌍의 PFET(206, 208)의 공통 소스 접속부 사이에 접속된다. PFET(206, 208)의 게이트는 NAND(170)의 인에이블 출력에 의해 모두 구동된다. PFET(208)의 드레인은 드라이버 PFET(200)의 게이트가 연결된 NFET(198)과 PFET(202)의 공통 드레인 접속부에 접속된다. PFET(206)의 드레인은 NFET(198)의 소스와 드라이버 NFET(196)의 게이트가 접속된 NFET(192, 194)의 드레인의 공통 접속부에 접속된다.
입력 수신기(162D,E) 각각은 두개의 입력을 갖는 동적 수신기(212)에 의해 구동되는 3상 드라이버(210)를 포함한다. 두개의 입력을 갖는 동적 수신기(212)는 두개의 직렬로 접속된 NFET(214, 216) 및 클록킹된 PFET(218) 로드를 포함한다. 직렬로 접속된 NFET(214, 216)은 접지와 출력(220) 사이에 접속되고 클록킹된 PFET(218) 로드는 공급 전압원과 출력(220) 사이에 접속된다. 하나의 NFET(214)의 게이트는 로드 데이터(LOAD DATA) 신호(PNTI)에 의해 구동되고 다른 NFET(216)의 게이트는 각각의 데이터 입력(RWD) 또는 인에이블 입력에 의해 구동된다. 동적 수신기(214)의 출력(220)은 3상 인버터(210)로의 입력이다.
인버터(178)의 출력은 또한 NOR 게이트(222)와 5개의 직렬로 접속된 인버터(224, 226, 228, 230 및 232)를 포함하는 펄스 발생기로의 입력이다. 펄스 발생기 출력은 두개의 입력을 갖는 동적 수신기(212)에 있는 PFET(218) 로드를 게이팅하는 클록(DQWINTn)을 제공하기 위해 인버터(234)에 의해 인버팅된다. 파워 온신호(PWRON)는 인버터(236)로의 입력에 접속되고 각각 공급 전압원과 각각의 동적 수신기(212)의 출력(220) 사이에 접속되는 PFET(238, 240)의 게이트에 접속된다. 인버터(236)의 출력은 수신기(162D)에 있는, 접지와 래치(164D)로의 입력 사이에 접속된 NFET(242)의 게이트를 구동시킨다.
인버터(180)의 출력은 또한 NAND 게이트(244) 및 5개의 직렬로 연결된 인버터(246, 248, 250, 252 및 254)로의 입력을 포함하는 제 2 펄스 발생기로의 입력이다. 펄스 발생기 출력은 인버터(256)에 의해 인버팅된다. 인버터(256)의 출력은 접지와 래치(164E)의 입력측 사이에 연결된 NFET(258)의 게이트를 구동시킨다.
초기에, 파워 온시에, PWRON이 로우로 되어 PFET(238 및 240)을 턴온시켜 3상 인버터(210)로의 각각의 입력(RWDc및 DQEc)을 하이로 되게 한다. 두 경로 모두에서, PNTI 신호가 로우이기 때문에 3상 인버터(210)가 하이 임피던스 상태로 있게 된다. PWRON을 인버팅하는 인버터(236)는 트랜지스터(242)의 게이트 상에 하이를 인가함으로써, 수신기(162D)의 출력에서 래치(164D)의 입력측상에 RWDx를 로우로 하게 한다. 로우 온 RWDx가 래치를 세팅하고 RWDcx는 하이가 된다. 기록 데이터 신호(WRTn)은 로우이다. PNTI가 로우이기 때문에 3상 인버터(210, 212) 모두 하이 임피던스 상태에 있게된다. 하이 온 WRTn은 하이 온 RWDcx및 DQEcx를 래치(168D,E)에 각각 인가시키는 3상 드라이버(166D,E)를 인에이블 시키고, 드라이버(168D)의 데이터 출력은 또한 기록 드라이버(174)로 인가된다.
그러나, WRTn이 인버터(180)에 의해 인버팅되어 로우 입력을 NAND 게이트(170)에 제공함으로써 NAND 게이트(170)가 인에이블 신호를 통과시키지 않기 때문에 인에이블 신호가 NAND 게이트(170)에 의해 블록킹된다. 인버터(180)로부터 NAND 게이트(170)로의 로우 입력은 NAND 게이트(170)의 출력을 하이로 함으로써 3상 출력 드라이버(186, 188)를 디스에이블 시킨다. NAND 게이트(170)로부터의 하이 신호는 PFET(206, 208) 모두 턴 오프시키고, NFET(192)를 턴 온 시킨다. 드라이버(174)는 NFET(198)를 턴 온시키고 PFET(202)를 턴 오프시키는 DQRSTn를 하이로 구동시킴으로써 초기화된다. NFET(190)를 턴 온 시킴으로써 드라이버 PFET(200)의 게이트를 로우로 구동하여 턴 온 시킨다. NFET(192)는 드라이버 NFET(196)의 게이트를 로우로 홀딩함으로써 오프된다. 오프 상태인 PFET(206, 208)는 각각의 드라이버 FET(200, 196)를 PFET(204)로부터 분리시키며, 이것은 인버터(190)의 출력 또는 데이터 경로의 출력에 의해 구동된다. 따라서, 드라이버 NFET(196)과 드라이버 PFET(200) 모두 온 시킴으로써, 드라이버(174)가 전충전(precharge) 상태에 있게된다.
초기 파워 업(power up) 기간 후에, PWRON 신호는 상승하여 PFET(238, 240)을 턴 오프시키고, 인버터(236)의 출력은 하강하여 NFET(242)를 턴 오프시킨다. 정상 동작 동안, 데이터 비트와 해당 인에이블 상태 비트가 입력(RWD, DQEp)으로 각각 제공된다. DQEp신호의 상태에 관계없이, DQEc는 PNTI가 하이로 인가될 때까지 마스킹된 상태에 대응하여 하이 상태로 있게된다는 것을 주의하라. 상기 입력은 로드데이터(LOAD DATA) 신호(PNTI)로 동적 수신기(212)에서 NAND된다. PNTI가 하이로 구동될 때, 3상 드라이버(210) 모두 인에이블되고, 클록킹된 로드 PFET(218)를 게이트로 제어하는 클록(DQWINTn)은 하이로 남아있게 된다. 공유 데이터 라인 입력이 로딩되고 동적 수신기(212)에 의해 인버팅되고, 데이터 또는 인에이블 비트를 재 인버팅해서 래치(164D,E)로 통과시키는 각각의 3상 드라이버(210)로 인가된다. 기록 데이터(WRITE DATA) 신호(WRTn)가 하이이기 때문에, 드라이버(166D,E)는 래치(164D,E)의 콘텐츠를 제 2 래치(168D,E)로 통과시킨다.
PNTI가 로우로 구동될 때, 3상 드라이버(210)는 하이 임피던스 상태로 되고 동적 수신기(212)로의 PNTI 입력은 경로를 접지로 개방한다. 동시에, DQWINTn은 다섯개의 인버터(224, 226, 228, 230 및 232)의 전파 지연과 동일한 기간동안 로우로 구동된다. DQWINTn은 출력(220)을 하이로 전충전하기 위해 PFET(218)를 턴 온하는 로우상태로 있게 된다.
기록 데이터(WRITE DATA) 신호(WRTn)가 로우로 구동될 때, 드라이버(166D,E)는 디스에이블 되고 RESET은 다섯개의 인버터(246, 248, 250, 252 및 254)의 전파지연동안 하이로 구동된다. 하이로 구동되는 RESET은 인에이블 경로에 있는 제 1 래치(164E)를 리셋하기 위해 NFET(258)을 턴 온 시킨다. 인에이블 경로에 있는 제 1 래치(164E)에 저장되어 있는 인에이블 비트가 하이이면, NAND 게이트(170)로의 입력 모두 하이가 되어 NAND 게이트(170)가 그 출력을 로우로 구동하게 되고, 기록드라이버(174)를 인에이블링하게 된다. 3상 출력 드라이버(186, 188) 모두에서, PFET(206, 208) 모두 턴 온되고 NFET(192)는 턴 오프된다. 따라서, NAND 게이트(170)의 출력을 로우로 함으로써, 상보(complementary) 출력(182, 184)이 데이터 경로의 상태를 제 2 래치(168D)에 반영하게 된다. 기록 데이터 신호(WRTn)가 다시 하이로 될 때, 드라이버(166D,E)가 인에이블되고, 제 1 래치(164D,E)의 콘텐츠가 리셋 래치(164E)로부터 로우를 포함하는 제 2 래치(168D,E)로 통과된다.
따라서, 적당한 버스트 비트 선택 로직을 갖는 4 ×y 데이터 로드 및 기록 드라이버 회로(160)를 포함하는 SDRAM칩은 결과적으로 도 4에 도시된 예의 SDRAM칩이 된다. 따라서, 예를 들면, 바람직한 실시예에서의 8 ×8 SDRAM은 64개의 데이터 로드 및 기록 드라이버 회로(160)를 포함함으로써 형성될 수 있다. 그러한 8 ×8 실시예에서, 제 1 의 4 ×8 위치는 무시될 수 있고, 마지막 4 ×8 위치는 제 1 의 두 클록 사이클동안 마스크 로우를 세팅(즉, 디스에이블링)하고 제 2 의 두 클록 사이클동안 마스크를 상승(즉, 인에이블링)함으로써 로딩될 수 있다. 더우기, 버스트 전송은 인터럽트될 수 있고 부분 버스트로부터의 데이터는 잔여의 어레이를 방해하지 않고 로딩될 수 있다.
본 발명이 바람직한 실시예를 참조하여 설명되었지만, 첨부된 청구범위의 범위 및 사상내에서 수정이 가능하다는 것을 해당분야에 능숙한 당업자에게는 당연한 것이다.

Claims (19)

  1. 집적회로에 있어서,
    메모리 셀 어레이,
    xy 데이터 입력 레지스터,
    xy 마스크 레지스터,
    인에이블 버퍼를 포함하며, 상기 xy 데이터 입력 레지스터로부터의 데이터 출력은 상기 인에이블 버퍼로 인가되며, 각각의 데이터 출력은 해당 마스크 상태 출력에 응답하여 상기 어레이로 인가되는
    집적회로.
  2. 제 1 항에 있어서,
    상기 어레이는 랜덤 액세스 메모리(RAM)의 메모리 어레이이고, x는 비트 버스트 길이, y는 비트 버스트 폭인
    집적회로.
  3. 제 2 항에 있어서,
    복수의 xy 마스크 레지스터 위치는 하나 이상의 해당 마스크 상태 출력이 하나 이상의 해당 데이터 비트를 선택된 메모리 위치로 통과시키는 것을 방해하여, 상기 선택된 메모리 위치의 콘텐츠가 변하지 않은 상태로 남아있게 하는
    랜덤 액세스 메모리.
  4. 제 3 항에 있어서,
    기록 입력부를 추가로 포함하며, 상기 xy 마스크 레지스터에 세팅된 해당 마스크 비트를 가지는 상기 xy 데이터 입력 레지스터에 있는 데이터 비트는 상기 기록 입력부상의 기록 신호에 추가로 응답하여 상기 어레이로 통과되는
    랜덤 액세스 메모리.
  5. 제 4 항에 있어서,
    상기 xy 데이터 레지스터는 복수의 다중비트 위치를 포함하며, 각각의 상기 다중비트 위치는:
    데이터 입력 라인으로부터 데이터를 선택적으로 통과시키는 수신기,
    상기 수신기로부터 통과된 데이터를 래칭하는 제 1 래치,
    상기 제 1 래치의 콘텐츠를 선택적으로 구동하는 드라이버,
    상기 드라이버의 출력을 래칭하는 제 2 래치를 포함하는
    랜덤 액세스 메모리.
  6. 제 5 항에 있어서,
    각각의 상기 다중비트 위치의 해당 비트에 대한 입력부는 서로 접속되며, 상기 해당 비트의 수신기는 데이터 스트림을 수신하고 상기 수신된 데이터 스트림으로부터 선택된 비트를 선택적으로 통과시키는
    랜덤 액세스 메모리.
  7. 제 6 항에 있어서,
    상기 xy 마스크 레지스터는 복수의 해당 다중비트 위치를 포함하며, 상기 해당 다중비트 위치 각각은:
    마스크 입력 라인으로부터 마스크를 선택적으로 통과시키는 수신기,
    상기 수신기로부터 통과된 마스크를 래칭하는 제 1 래치,
    상기 래치의 콘텐츠를 선택적으로 구동시키는 드라이버,
    상기 드라이버의 출력을 래칭하는 제 2 래치를 포함하는
    랜덤 액세스 메모리.
  8. 제 7 항에 있어서,
    상기 각각의 다중비트 위치의 해당 마스크에 대한 입력부가 서로 접속되며,상기 해당 마스크의 수신기는 마스크 입력을 수신하고 상기 마스크 입력을 선택적으로 통과시키는
    랜덤 액세스 메모리.
  9. 제 8 항에 있어서,
    각각의 xy 데이터 레지스터와 xy 마스크 레지스터에서, 제 1 래치와 제 2 래치 각각은 한 쌍의 교차로 연결된 인버터를 포함하는
    랜덤 액세스 메모리.
  10. 제 9 항에 있어서,
    각각의 xy 데이터 레지스터와 xy 마스크 레지스터에서, 수신기와 드라이버 각각은 3상(three state) 드라이버를 포함하는
    랜덤 액세스 메모리.
  11. 제 10 항에 있어서,
    출력 버퍼는 복수의 기록 드라이버를 포함하고, 상기 xy 데이터 레지스터로부터의 데이터 비트가 상기 기록 드라이버로 제공되며, 상기 xy 마스크 레지스터로부터의 해당 마스크는 상기 기록 드라이버를 선택적으로 인에이블링시키는
    랜덤 액세스 메모리.
  12. 제 10 항에 있어서,
    데이터가 상기 메모리 어레이로 통과된 후에, xy 마스크 레지스터에 있는 마스크 비트는 데이터를 통과시키는 것을 방지하기 위해 모두 리셋되는
    랜덤 액세스 메모리.
  13. 제 2 항에 있어서, 상기 RAM은 동기식 디램(syncronous dynamic RAM)이고 데이터의 스트림은 상기 xy 데이터 입력 레지스터로의 데이터 입력에서 SDRAM에 제공되고 마스크는 xy 마스크 레지스터로 제공되며, 상기 마스크는 상기 데이터 입력이 인터럽트될 때마다 취소되며, 데이터는 상기 어레이로 통과되는 상기 데이터 입력을 인터럽트하기 전에 수신되는
    랜덤 액세스 메모리.
  14. 동기식 디램(SDRAM)에 있어서,
    메모리 셀 어레이,
    데이터 입력부로부터 데이터 스트림을 수신하고 저장하는 xy 데이터 입력 레지스터,
    각각 데이터의 수신된 비트에 대한 해당 마스크 상태를 수신하고 저장하며, 기록 신호에 응답하여 해당 마스트 출력을 제공하는 xy 마스크 레지스터,
    xy 데이터 입력 레지스터로부터의 데이터 출력을 수신하는 인에이블 버퍼를 포함하며, 각각의 데이터 출력이 상기 해당 마스크 출력에 응답하여 어레이로 통과되는
    동기식 디램.
  15. 제 14 항에 있어서,
    복수의 xy 마스크 레지스터 위치는 해당 마스크 출력이 해당 데이터 비트가 선택된 메모리 위치로 통과 되는 것을 방지하여 상기 선택된 메모리 위치의 콘텐츠가 변하지 않은 상태로 남아있는 상태로 있는
    동기식 디램.
  16. 제 15 항에 있어서,
    xy 데이터 레지스터와 xy 마스크 레지스터 각각은 복수의 다중비트 위치를 포함하며, 상기 다중비트 위치 각각은,
    입력을 선택적으로 통과시키는 수신기,
    상기 수신기로부터의 상기통과된 입력을 래칭하는 제 1 래치,
    상기 제 1 래치의 콘텐츠를 선택적으로 구동시키는 드라이버,
    상기 드라이버의 출력을 래칭하는 제 2 래치를 포함하는
    동기식 디램.
  17. 제 16 항에 있어서,
    각각의 제 1 래치와 제 2 래치는 한 쌍의 교차로 연결된 인버터를 포함하는
    동기식 디램.
  18. 제 17 항에 있어서,
    수신기와 드라이버 각각은 3상(three state) 드라이버를 포함하는
    동기식 디램.
  19. 제 18 항에 있어서,
    데이터가 상기 어레이로 통과된 후에, xy 마스크 레지스터에 있는 마스크 비트는 데이터를 통과시키는 것을 방지하기 위해 모두 리셋되는
    동기식 디램.
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