TW494570B - Circuit module - Google Patents

Description

494570 五、發明說明（l) 本發明是關於電路模組，而H 4主σί 導線架構，此電路模組是在主有關於電路模組的 構。 仕主棧板上採用立體的導線架 同數量的半導體記憶體，有 Α憶體使用密度，提供複數 當系統操作速度增加，記憶 當維護或改善記憶體的密度 需要增加。 資料處理系統需要各種+ 一種方法可在系統中有彈性的 的記憶體插入之插座或插槽。 體模組操作速度就需要更快。 時，資料進出記憶體傳輸操作 以下將說明-習知的個人電腦上使用記憶體模組的範 例。參考第14圖，-般參考記號1〇c所指示的習知記憶模 組是說明習知記憶體模組和插座的剖面圖。第14圖中習知 記憶體模組10C和插座包括主機板2〇，該主機板上有主機 板匯流排22，和主機板的控制信號線（沒有顯示出來）。主 機板2 0包含一記憶體插座。此記憶體插座包含插座端2丨用 來連接到主機板匯流排22和主機板控制信號線。習知記憶 體模組ioc插在插座的方式是和主機板匯流排22及主機板 信號線以形成T型式搭接的架構。 習知記憶體模組10C有接觸端丨2，線路板11的兩面有 接觸端1 2連接上，以致記憶體模組丨〇c的兩面分別都可以 傳遞和接收主機板的信號。模組匯流排丨5是在線路板丨1形 成並且連接到接觸端1 2。習知記憶模組1 〇c包含動態隨機 存取記憶體1 3，此動態隨機存取記憶體有導線端1 8連接到 模組匯流排1 5。 主機板2 0包含複數個§己憶體可插入的插座。複數的插

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座、々配置成在主機板20上以電氣並聯的方式。 (二有表示出)用來使命令操作和資料 1 = =技！控制時鐘信號的頻率增㈣。_4 :。妾木構δ己憶體模組1 0C的數g限制是4。告 ：二 旒的頻率是133MHz或是更高時，並聯τ形田控^%如信 :模組HC的數目限制是2並且記憶體模組式以構？ j限制接近200百萬比次每秒每接腳"bps/pin) : 2 =可能是因為信號傳輪限制’信號傳輪限制是。‘ 搭接的阻抗不匹配導致反射和失真造成。 7 ^ 當個人電腦操作速度增加半導體和記憶體的比次 曰^時，記憶體模組的速度和密度要求就增加。為了 夠符合要求，一主機板匯流排在接觸端有分支的記憶 組和插座架構已經被提出來代替揭露在日本專利公開公 He i 11 一 251539中的T形式搭接架構。 度 能 模 報 *現在參考第1 5圖，一般參考記號丨0D所指示的習知記 ^模組疋説明習知記憶體模組和插座的剖面圖。第1 $圖 習知記憶體模組和插座，主機板匯流排22在主機板20上是 不連續並連接到插座端21。插座端21和接觸端丨2接觸，g 觸端1 2位於線路板1 1的兩面。在線路板丨丨相對兩面的接觸 ^疋由穿過線路19接觸端連接。穿過線路a的接觸端是由 貫穿線路板11的穿孔所形成。DRAM13的每一個導線端是由 模組匯流排1 5分別連接接觸端，而模組匯流排是由線路板 11的印刷線路層所形成。 在曰本專利公開公報H e i 1 1 - 2 5 1 5 3 9所提出第1 5圖中

494570 五、發明說明（3) 習知記憶體模叙和插座，搭接架構造成的阻抗不匹配，組 抗不匹：Ϊ成的反射和失真所引發的信號傳輸限制已經減 mi0D的操作速度已經改善。在件 體模議控制時鐘信號可操作在接近 ：= 組的資料讀出寫入速度限制接近40 0 MbPS/pin。 知方述討論，最好提供一已改進操作速度超越習 σ / 、隐體杈組。最好是改操作速度而不減少主機板 記憶體的數目。 卜戟/土 m板 ，據^施例，模組包含積體電路（ICS)如裝在線路 板二中面的έ己憶體。模組包含裝在線路板相對兩面的接 一觸端是為了主機板上插座連接的電氣連接。線路 =H Ξ #線路用來形成接觸端到接腳或到1cs的外 的信號通路。 、、用末k仏線路板相對兩面線路 段距Ξ據此實施例之—型態，穿孔線路可位於離接觸端— 根據此實施例之另一型態，穿孔 或I c的外接端。 吩」饥y罪近接腳 根據此實施例之另一创能 空 端至少一接腳&z孓悲，穿孔線路可位於遠離接觸 鈿至〆接腳或IC外接端的距離。 根據此實施例之另一型態，模 衝器接收從接觸端來的信號並且 的一個1C所接收。 干〗》八王夕被杈組上 根據此實施例之另_剂能 h i L，線路可提供從接觸端到緩 Η 第7頁 7061-3809-PF.ptd

衝器的信號路徑 信號路徑。 穿孔線路可提供線路板相對兩面線路之 之 根據此實施例之另一型態 中一面的接觸端至1(：外接端或 路可提供從線路板相對另一面 、或是接腳。這兩線路可部分 有穿孔線路在他們中提供一信 根據此實施例之另一型態 插槽有不連續之主機板線路。 根據此實施例之另一型態 間提供平行連接。 根據此貫施例之另一型態 憶體。 根據此實施例之另一型態 存取記憶體。 根據此實施例之另一型態 存取記憶體。 根據此實施例之另一型態 1C的信號路徑可以電氣連接到 端到I C的信號路徑之線路並不 ，線路可提供從到線路板其 是接腳的信號路經。另一線 的另一接觸端至另一 IC外接 配置成互相平行。這兩線路 號路徑。 ，主機板可包含一在插座或 ’複數插座可在複數模組 ，至少有一 1C是隨機存取記 ，至少有一 I C是2倍速隨機 ，至少有一 1C是4倍速隨機 ’選擇的線路具有接觸端至 穿孔線路，而其他具有接觸 是電氣連接到穿孔線路。 根據此實施例之另一型態，至少有一 1C可裝在線路板 的前面並且至少有一 1C裝在線路板的後面。 符號說明 10、10A、10B、10C、10D〜記憶體模組；

7061-3809-PF.ptd 第8頁 494570 五、發明說明（5) 11〜印刷線路板； 1 2〜接觸端； 1 3〜記憶體； 1 4〜緩衝器； 1 5〜模組匯流排； 1 6、1 7〜控制信號匯流排線； 1 8〜接腳； 19、19A〜穿過線路； 2 0〜主機板； 2 1〜插座端； 2 2、2 3〜主機板匯流排； 2 4〜接腳； 25、25A〜穿過線路； 2 6〜終端； CLK〜時鐘信號； CKE〜時鐘致能信號； CS〜晶片選擇信號； RAS〜列位址觸發信號； CAS〜行位址觸發信號； WE〜寫入致能信號； BAn〜儲存體位址信號； A D D〜位址信號； DQ〜資料信號。 圖式簡單說明

7061-3809-PF.ptd 第9頁 494570 五、發明說明（6) 第1圖係根據實施例之記憶體模組的前視圖。 第2圖係根據貫施例之記憶體模組和插座的剖面圖。 第3圖係根據實施例之記憶體模組和插座的剖面圖。 第4圖係說明根據實施例之記憶體模組中一記憶體資 料寫入之時序圖。 第5圖係說明根據實施例之記憶體模組中一記憶體資 料讀出之時序圖。 第6圖係說明根據實施例之記憶體模組中一記憶體資 料寫入之時序圖。 第7圖係說明根據實施例之記憶體模組中一記憶體資 料讀出之時序圖。 第8a圖係說明主機板匯流排之特徵阻抗的電路圖。 第8b圖係說明主機板匯流排之特徵阻抗和習知記憶體 模組的電路圖。 第8c圖係說明主機板匯流排之特徵阻抗和習知記憶體 模組的電路圖。 第8d圖係說明根據實施例之主機板匯流排之特徵阻抗 和習知記憶體模組的電路圖。 第9圖係根據實施例之記憶體模組的前視圖。 第1 0圖係根據實施例之記憶體模組和插座的剖面圖。 第11圖係根據實施例之記憶體模組和插座的剖面圖。 第1 2圖係根據實施例之記憶體模組的前視圖。 第1 3圖係根據實施例之記憶體模組和插座的剖面圖。 第1 4圖係習知之記憶體模組和插座的剖面圖。

7061-3809-PF.ptd 第10頁 494570 五、發明說明（7) 苐1 5圖係習知之記情辦抬4 實施例的詳細說明組和插座的剖面圖。 ::酉己合附圖詳細說明本發明之各種 參考第1圖係根據實施例展示記憶體 j

^ ^ # I, ^ 1 〇 〇 ^ ^ , 〇 ^ J 11，4個記憶體13，和一緩衝器14。 P刷線路板 記憶模組1 0可含有多個接觸端丨2配置在印刷 的前面及後面的下方之邊緣。模組匯提 選擇接觸端12和記憶體13之間的電氣連接。模上：： 15在：刷線路板1 1的前面可提供一64比次匯流排寬度：記 憶體模組1 0可包含控制信號匯流排線丨6，控制信ς沒^ 線1 6提供介於選擇接觸端丨2和緩衝器丨4之間的電遠接L 緩衝器14的輸出可藉由控制信號匯流排線17電氣連 _ 一個DRAM13。每一記憶體13可以一動態隨機存取記憶體為 {歹丨J 0 •一 ”、、 每一啟用之模組匯流排線1 5可用以傳遞信號到記憶體 1 3並可用以電氣連接記憶體1 3和其他藉由平行於記憶體 組1 0之插槽連接的記憶體模組之記憶體。每一控制^號匯 流排線1 7可連接到4個配置在一個記憶體上的記憶體1 /。$ 控制信號匯流排線1 6可電氣連接到其他藉由平行<於記憶體 模組1 0之插槽連接的記憶體模組的控制信號線。 "^ 參考第2圖係根據貫施例提出第一圖之記憶體模組1 〇 中沿著I I - I I這條線之剖面圖和插座。第2圖中的記憒、體模 組和插座，主機板匯流排22可以在主機板2〇斷開並連接^

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插座端2 1。插座端可以和接觸端1 2接觸。接觸端丨2可位於 線路板1 1的每一面。 在線路板1 1前面之接觸端12可藉由線路板丨丨的前面形 成之模組匯流排1 5電氣連接到記憶體丨3的接腳丨8。記憶^ 模組1 0背面之每一接觸端1 2可電氣連接到藉由線路板的 後面形成之模組匯流排1 5。記憶體模組丨〇背面之模組匯流 排1 5可藉由穿過線路1 9之模組匯流排電氣連接到記憶體2 組10前面之模組匯流排15。穿過線路19之模組匯流排可由 穿透過印刷線路板11的穿孔形成。以此方式記憶體模組1 〇 前面之接觸端12可電氣連接到記憶體模組1〇後面之接觸端 12。 參考第3圖係根據’實施例展示由第一圖之記憶體模組 1 〇中沿著I I I - I I I這條線之剖面圖和插座。第3圖中的記憶 體模組和插座，主機板匯流排23可以在主機板2〇斷開並^ 接到插座端21。插座端可以和接觸端12接觸。接觸端12可 位於線路板11的每一面。 在線路板1 1前面之接觸端1 2可藉由線路板1 i的前面形 成之模組控制匯流排線1 6電氣連接到緩衝器丨4的接腳2 4。 記憶體模組1 0背面之每一接觸端丨2可電氣連接到藉由線路 板11的後面形成之模組控制匯流排線丨6。記憶體模組丨〇背 面之模組控制匯流排1 6可藉由穿過線路25之模組匯流排電 氣連接到記憶體模組1 〇前面之模組控制匯流排丨6。穿過線 路25之模組匯流排可由穿透過印刷線路板丨丨的穿孔形成、。 以此方式記憶體模組1 〇前面之接觸端1 2可電氣連接到記憶

494570 五、發明說明（9) 體模組1 0後面之接觸端1 2。 參考第4圖所展示的時序圖係用來說明資料寫入記憶 體模組1 0之記憶體1 3的圖例。第4圖的時序圖可包含一時 鐘信號CLK，時鐘致能信號CKE，晶片選擇信號/CS，列位 址觸發信號/RAS，行位址觸發信號/cAS，，寫入致能信號 /WE，儲存體（BANK)位址信號BAn，位址信號ADD，和資料 信號DQ。BAn，ADD，和DQ都可以由多重信號線構成之匯流 排。在這個範例中，記憶體1 3可以是雙倍速同步動態隨機 存取記憶體（Double Data Rate Synchronous Dynamic Random Access Memory DDR-SDRAM)。記憶體13 可有爆發 子元長度8及行位址觸發（CAS)潛藏（latency)2。和習知之 單倍速（Single Data Rate SDR)SDRAM相反的是記憶體13 在C L K的上升緣及下降緣都可作資料寫入或讀出。 CLK的頻率可以是133 MHz，因此可以266 MHz的頻率 傳遞資料。 當CKE是在高邏輯位準時，記憶體1 3可接受命令和讀 寫資料。/CS可當作選擇信號操作用來選擇一記憶體丨3接 收指令。/CS也可以經過配線選擇記憶體模組丨〇中之一組 吕己憶體1 3接受命令並以平行的方式操作。 當一七憶體卓元在記憶體1 3上作存取時，記憶體之一 儲存體單元可以被儲存體激發命令（BANK ACTIVATE)激 發。BANK ACTIVATE命令在CLK是上升緣時可包含cke高位 準’/CS低位準，/RAS低位準，/CAS高位準和/WE高位準。 此日守δ己憶體1 3可分別接受健存體位址b a和B a η之列位址R 〇 ψ

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2二因此可選到儲存體而在記憶體13的被選到之儲存 ^的予（列）元線可被激發。然後一寫入指令可被執行。一 =入指令在CLK是上升緣時可包含CKE高位準，/cs低位 ’ 雨位f，/CAS低位準，和/WE低位準。此時記憶 m "力別接受儲存體位址BA和BAn之行位址c〇L及〇1)。 因^當沿著選到被激發之字元線，收到資料時可寫入預定 ^ ^中 <亍址觸發#號潛藏之後。資料可在資料匯流排DQ f破記憶體13接收。資料可以266 MHz速度在資料匯流排 ，遞。資料匯流排可以CLK之2倍頻率操作。然而爆發χχ 字凡長度是8比次，/CS，/CAS，/WE，BAn和ADD信號可以 在C L K之4刀之一到2分之一速度操作。因此和資料匯流排 信號線比較，每一控制信號線的可以是133/2 MHz或是更 低速之控制信號線可使用在記憶體模組丨〇而沒有不利之 響。 '、 參考第5圖所展示的時序圖係用來說明資料讀出記憶 體模組1 0之s己憶體1 3的圖例。第5圖的時序圖可包含一時 鐘信號CLK，時鐘致能信號CKE，晶片選擇信號/cs，列位 址觸發信號/RAS，行位址觸發信號/CAS，寫入致能信號 /WE，儲存體位址信號BAn，位址信號ADD，和資料信號 DQ。BAn ’ ADD ’和DQ都可以由多重信號線構成之匯流排。 §己憶體1 3可以是雙倍速同步動態隨機存取記憶體（D〇ub j e Data Rate Synchronous Dynamic Random Access Memory DDR-SDRAM)。記憶體13可有爆發字元長度8及行位址觸發 (CAS)潛藏2。和習知之單速度（Single Data Rate

494570 五、發明說明（11) SDR)SDRAM相反的是記憶體13在CLK的上升緣及下降緣都可 作資料寫入或讀出。

當一記憶體單元在記憶體1 3上作存取時，記憶體之一 儲存體記憶單元可以被儲存體激發命令（BANK ACTIVATE) 激發。BANK ACTIVATE命令在CLK是上升緣時可包含CKE高 位準，/CS低位準，/RAS低位準，/CAS高位準和/WE高位 準。此時記憶體1 3可分別接受儲存體位址bA和BAn之列位 址ROW及ADD。因此可選到儲存體而在記憶體13的被選到之 儲存體的字（列）元線可被激發。然後一讀出指令可被執 行。一寫入指令在CLK是上升緣時可包含Cke高位準，/CS 低位準’ /RAS高位準，/CAS低位準，和/WE高位準。此時 記憶體1 3可分別接受儲存體位址βΑ和BAn之行位址C0L及 ADD。因此當沿者選到被激發之字元線，收到資料時可從 預疋的行中讀出。行址觸發信號潛藏之後。資料可被記憶 體13輸出到資料匯流排DQ。資料可以266 MHz速度在資料 匯流排傳遞。資料匯流排可以CLK之2倍頻率操作。然而爆 發XX字元長度是8比次，/CS，/CAS，/WE，BAn和ADD信號 可以在CLK之4分之一到2分之一速度操作。因此和資料匯 流排信號線比較，每一控制信號線的可以是丨3 3/ 2 μηz或

是更低速之控制信號線可使用在記憶體模組丨〇而沒有不利 之影響。 參考第6，7圖所展示的時序圖係用來說明資料讀出記 憶體模組1 0之記憶體1 3的圖例。第6圖的時序圖可包含一 時鐘信號CLK，時鐘致能信號CKE，晶片選擇信號/CS，列

7061-3809-PF.ptd 第15頁 494570 五、發明說明（12) 位址觸發信號/RAS，行位址觸發信號/CAS，寫入致能信號 /WE，儲存體位址信號BAn，位址信號ADD，和資料信號 DQ。BAn，ADD，和DQ都可以由多重信號線構成之匯^流排。 在這個範例中，記憶體1 3可以是4倍速同步動態隨機存取 記憶體（Quadruple Data Rate Synchronous Dynamic

Random Access Memory QDR-SDRAM)。記憶體13 可有爆發 字元長度8及行位址觸發（CAS)潛藏2。在本例中，第2個又 CLK(沒有顯示）可以是補償（〇f fset)或是相位轉移四分之 一週期。記憶體13可在第一個CLK及第2個CLK之上升緣及 下降元都可寫入或讀出資料。以此方式，當CLK之頻率是 133 MHz時，資料可在資料匯流排上以532 mHz傳遞。 參考第8a圖到第8d圖所展示的電路圖係用來說明各種 主機板，插座和記憶體模組之配置的特性阻抗。在第8a圖 到第8d圖中，終端26可位於距離插座或插槽之1〇公分處。 R是信號線終端電阻。第8a圖說明主機板匯流排22之特性 阻抗。第8 b圖說明主機板2 2和記憶體模組1 〇 c以第1 4圖中 習知τ型態搭接架構之特性阻抗。第8c圖說明主機板22和 記憶體模組1 〇 D以第1 5圖中習知穿過線路1 9的接觸端架構 之特性阻抗。第8 d圖說明主機板2 2和記憶體模組1 〇以揭露 於實施例中穿過線路1 9的匯流排線架構之特性阻抗。 根據第8 a圖之電路主機板匯流排線2 2的特性阻抗z 〇可 設計在接近7 5 Ω。特性阻抗可以數學表達成2； 〇 = {( l * d) / ( C * d ) }1/2。C和L·分別表示匯流排線的單位長度之 電容和單位長度之電感，d代表匯流排線之長度。

7061-3809-PF.ptd 494570 發明說明（13) 第8b圖所說明以習知了型態搭接架構主機板匯流排線 2 2和5己憶體模組1 〇 c之特性阻抗z 1可以數學表達成z 1 = { ( l ^ d) / (C d + Cc + CLF + CIN) }1/2。CC 表示模組插座之電 令，CLF表不信號線之輸入電容，Q表示記憶晶片或積體電 路在接腳之書述電容。特性阻抗Z1接近36 Ω。 成Z2={(L * d)/(C * d + CTH + CLF1 + C1N)r/2。CTH 表元 孔線路板之模組插座的電容。特性阻抗Z 2接近4 2. 8 Ω。 第8 C圖所說明以習知穿過線路1 g的接觸端架構之主機 板匯流排線2 2和記憶體模組1 〇 d之特性阻抗可以數學表達 Π Ck ί/τ ψ , ◦1N ) }1/2。 CTH 表示穿 第8d圖所說明以習知穿過線路1 9架構的模組匯流排線 之主機板匯流排線2 2和記憶體模組1 〇之特性阻抗可以數學 表達成Z3={(L * dV(C * d + CTH + CLF2+ CIN)}1/2。特性阻 抗Z2接近51. 1 Ω。 由以上計算可注意到，和習知方法的特性阻抗ζ丨，Ζ2 比較’藉由穿過線路1 9之模組匯流排的特性阻抗ζ 3可以和 主機板匯流線的理想特性阻抗比較小的差距。這點可減少 阻抗不匹配造成的反射和失真。因此，操作速度可以增 加0 如果模組和插座之電感和電容可選擇和線路板之電感 和電容一樣，特性阻抗可近似如下：Ζ〇 = 75 Ω，Ζ1 = 35 Ω， Ζ2=41·2 Ω ， Ζ3=46·1 Ω 。 參考第9圖，係根據實施例展示記憶體模組的前視圖 並給定一般參考記號1 0Α。記憶體模組1 〇a可包含印刷線路 板11和4個記憶體1 3。記憶體模組1 〇 a中，控制信號匯流排

7061-3809-PF.ptd 第17頁 494570 五、發明說明（14) 線1 6可提供接觸端1 2到記憶體1 3的接腳之電器連接。 參考第1 0圖，係根據實施例展示第9圖之記憶體模組 1 0 A沿著X-X和插座之剖面圖。第丨〇圖的記憶體模組和插座 之中主機板匯流排2 2可在主機板2 〇斷開而連接到插座端 2 1 °插座端可和接觸端丨2接觸。接觸端可位於線路板丨丨的 兩面。 線路板1 1前面之接觸端1 2可藉由模組匯流排線i 5電氣 連接到記憶體1 3的接腳1 8，模組匯流排線1 5可在線路板11 的前面形成。記憶體模組丨〇背面之接觸端可電氣連接到背 面線路板11形成之模組匯流排線丨5。記憶體模組丨〇背面之 模組匯流排1 5可藉由穿過線路1 9 a的模組匯流排線電氣連 接到兄憶體模組1〇前面之模組匯流排15。穿過線路19A之 模組匯，排線可藉由穿過印刷線路板丨丨之穿孔形成。如此 記憶體模組1 〇 A前面之接觸端丨2可電氣連接到記憶體模組 10A後面之接觸端12。 第2圖的實施例可注意到，穿過線路丨9之模組匯流排 、'、可，於罪近圮憶體1 3之接腳處而連接到匯流排線丨5。然 二ΐ第1〇圖的實施例中模組匯流排穿孔線路19A位於距 端2至少記憶體13的一個接腳至模組匯流排線15 之繞政阳ί可以使主機板2〇之線路阻抗和記憶體模組1 0A 戶）白i痒几更接近匹配。模組匯流排之穿孔線路1 9A的佈 53 7 Ω :可以提幵。第1 0圖實施例的特性阻抗Z3可接近 參考第11圖 係根據實施例展示第9圖之記憶體模組

4^70 五、發明說明（15) --- 10A沿著XI-XI和插座之剖面圖。第j i圖的記憶體模組和插 座之中主機板控制信號匯流排23可在主機板2〇斷開而連接 到插座端21。插座端可和接觸端12接觸。接觸端可位於線 路板11的兩面。 記憶體模組背面之每一個接觸端丨2可電氣連接到藉由 線路板11的背面形成模組控制匯流排線16。記憶體模组 10A背面之模組控制匯流排16可藉由穿過線路25A的模組匯 流排線電氣連接到記憶體模組丨0A前面之模組控制匯流排 1 6。穿過線路2 5 A之模組匯流排線可藉由穿過印刷線路板 11之穿孔形成。如此記憶體模組1〇前面之接觸端12可電氣 連接到記憶體模組1 〇後面之接觸端1 2。 第3圖的貫施例可注意到，穿過線路2 5之模組匯流排 線可位於罪近緩衝器1 3之接腳處而連接到匯流排線1 β。然 而’在第11圖實施例中已經移除緩衝器丨3，穿過線路2 5 A 之模組匯流排線位於遠離接觸端丨2。這可以使主機板2〇之 線路阻抗和記憶體模組1 〇 A之線路阻抗更接近匹配。模組 匯流排之穿孔線路2 5 A的佈局自由度可以提昇。 參考第1 2圖，係根據實施例展示記憶體模組的前視圖 並給定一般參考記號1 〇 B。記憶體模組丨〇 b可包含印刷線路 板11和4個記憶體1 3。記憶體模組1 〇B中，控制信號匯流排 線1 6在記憶體模組1 〇 b之線路板11的前面和背面都有佈 線。如此可減輕控制信號匯流排線之電磁干擾邙们）。 參考第1 3圖，係根據實施例展示第丨2圖之記憶體模組 1 0 B沿著X11 I - X I I I和插座之剖面圖。第1 3圖的記憶體模組

7061-3809-PF.ptd 第19頁 494570 五、發明說明（16) 和插座之中主機板匯流排2 2可在主機板2 〇斷開而連接到插 座端2 1。插座端可和接觸端1 2接觸。接觸端可位於線路板 11的兩面。 δ己憶體权組1 〇 B背面之权組匯流排1 6可藉由穿過線路 2 5 Β的模組匯流排線電氣連接到記憶體模組1 q β前面之模組 匯流排15。穿過線路25Β之模組匯流排線可藉由穿過印刷 線路板11之穿孔形成。因為沒有使用支路搭接架構，特性 阻抗可更接近匹配。 第12，13圖實施例中，記憶體13對稱地配置在記憶體 模組1 0Β的前面和後面。如此可減少資料匯流排線的電磁 干擾（ΕΜΙ)。 實施例中所揭露阻抗匹配方法改善是關於習知τ型搭 接架構或接觸端穿孔線路架構的方法。這是由於立體線路 己憶體模組插座其中一面之主機板匯流排線可電氣 Ϊ ί: ΐ憶體杈組其中一面之模組匯流排線。才莫組匯流排 ;;接岛丨二二己ί體^組並且藉由模組匯流排的穿孔線路電 :-面之槿:己f f杈組另一面之模組會流線。記憶體模組 另一編織主Γ t線可連線並電氣連接到記體模組插座 Μ々流線。如此使的生產用在高速記憶體應 用如SDRAM的記憶體模組是可行的。 當揭露在實施例中 含所有的插座或插槽n二模'用在糸統時’並不包 以維持插座兩面之電々έ ^況彳下沾一假的模組要插入插座 假的模組可包含；=;:二模組可當作電氣跳線。 j从和主機板匯流排線作合適地終端連接

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五、發明說明（17) 的終端電阻。 實施例中模組匯流排線 路板之模組的上方和下方， 根據實施例，線路模組 抗。如此可以減少傳輸信號 少並聯在主機板的電路模組 操作。 和控制^號線可分開配置在線 可減少信號交互干擾。 ''' 可改善主機板線路的特性阪 的反射和（或）失真因此不必減 之數目就可容許高速電路模$ 很明白地上述之實施例是示例㈣，本發明並 於只細例。例如實施例描述SDRAM配置在記憶體模組之 中。圮憶體模組可配置其他高速記憶體。而且此發明可應 用到其他包含接收主機板匯流排線高速信號之積體電路的 高速模組。 因此，雖然已經詳細說明各種特別實施例，但是本發 明應该很容易作改變，取代、替換而不偏離本發明之精神 和範圍。本發明保護範由後附之申請專利範圍界定。

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Claims (1)

1. 494570 案號 9010415Q 六、申請專利範圍 月i1日 、.嚴/«, 1. 一種模組，其具有一線路板，其中— ::積體電路，前述線路板的前述-面和相對二f供-觸端，其包括： 對一面都有接 第一信號線，形成於前述其中—面， 連接到前述-面的第-前述接觸端和前;信號線 路的一接腳； 述弟一積體電 一 Ϊ 一穿孔線路，冑-第-端連接到前述坌一— 則述穿孔線路在前述第體一 ^號線’ 以及 仃迎貝牙珂述線路板； 述第第ίϊϊ!丄形成於前述線路板的前述相對一. f弟H線由前述線路板前述相對對-面’前 知電氣連接到前述穿孔線路的第二端。々弟—前述接觸 2. 如中請專利範圍第1項所 而 線路配置於距離前述線路模^其中前述穿孔 少有前述第-積體電路一個接腳的：：所述第-接觸蠕至 并2如申？專利範圍第1項所述的模植，農Λ 路的母-個接腳電氣連接到相對二中前述第— 述其中一面的接觸端和相對應之前述‘ ς之Ζ述線路板前 的接觸端。 路板前述相對一面 4二如申請專利範圍第3項所述的模組 板的雨述其中-面至少具有一前 其中前述線路 積體電路，前述模組進一步包括··弟積體電路和一第二 第二信號線，由前述第一積 述線路板前述其中一面的—接觸端；以接腳輕接至前 7061-3809-PFl.ptc 第22頁 、、弟四信號線，由前、+、> 述線路板前述相對-面心第二積體電路的-接腳耦接至前 其中一部份的 其中第三信號 〇 其中前述第一 其中前述線路 第三信號項所述的模組 6. 如申請專利範= 是平行配置。 線和第四信號線是以—笛_項所述的模組’ 7. 如申請專利範圍「穿孔線路連接 積體電路是動能隨# ^弟1項所述的模組， 8如： ί存取記憶體。 申明專利範圍第1 反至少提供前述第—積體踗’二、旲、、且，其中前述線路 電”前述相對1，、前述模：：卜和第二積體 第三信號線，形成於此:、’ ^ L括： 述第三信號線電氣連ί::;線路板的前述相對一面，前 述第二積體電路的—個接：：相對-面的第二接觸端和前 第二穿孔線路，有第一乂 述穿孔線路在前述第= 1 ^、第三信號線，前 及 4第一積體電路附近穿過前述線路板；以 、十1弟：ΐ ΐ線，形成於前述線路板的前述复Φ - 述弟四k號線由前述線路板前述盆中一面/、中一面，前 連接到前述第二穿孔線路的第二端。 乐二接觸端電氣 9. 一種記憶體模組，具有—線路板， ^ 面m都有接觸#，前述記憶體模組包括線路板的前 第-記憶體，安裝在前述線路板的前面一 憶體有一第1外接端； 則述弟一記

   7061-3809-PFl.ptc 第23頁 4^4570 修正 六、申請專利範圍 〇 第一信號線’形成於前述線路板的前面，前述第一信 就線由别述第一外接端電氣連接到前述線路板前面第一接 觸端； 第一牙孔線路’在前述第一信號線底下穿過前述線路 ，，刖述第一穿孔線路有一第一端連接到前述第一信號 線；以及 第=#號線’形成於前述線路板的背面，前述第二信 J i前述線路板背面的第二接觸端電氣連接到前述第一 牙孔線路的第二端。 10·如申請專利範圍第9項所述的記憶體模組， 路是位於靠近前述記憶體的第一外接端。 述第—穿°孔申請專利範圍第9項所述的記憶體模組，其中前 體的外Ϊ端Ϊ Ϊ至前面前述第一接觸端的距離比前述記憶 1 2 ·如申面蚋述第一接觸端的距離長。 述記憶體θ n*專利範圍苐9項所述的纟己憶體模組，发ψ义 13如V；機直存取記憶體。 步包括·· 月專利範圍第1 2項所述的記憶體模組，進— —緩衝器，、 ， ^ 弟〜外接端· t在則述線路板的前面，前述緩衝器有 ^線由前述第二，形成於前述線路板的前面，前述第二丄 〜接觸端； 外接端電氣連接到前述線路板前面的一 t 路 第二穿孑匕 線路’在前述第三信號線底下穿過前迷線路 Ptc 7〇6l、3_、PFl. 第24頁 494570 _案號90104159_年月曰 修正_ 六、申請專利範圍 板，前述第二穿孔線路以一第一端連接到前述第三信號 線；以及 第四信號線，由前述線路板背面的一第四接觸端電氣 連接到前述第二穿孔線路的一第二端。 1 4.如申請專利範圍第9項所述的記憶體模組，其中前 述記憶體是一雙倍速同步隨機存取記憶體。 1 5.如申請專利範圍第9項所述的記憶體模組，其中前 述記憶體是四倍速同步隨機存取記憶體。 1 6. —種模組，其具有一線路板，前述線路板的前面 有一前面接觸端，前述線路板的背面有一背面接觸端，前 述模組包括： 第一積體電路，裝在前述線路板的前面，前述第一積 體電路有第一接腳； 第一線路，形成於前述線路板的前面，前述第一線路 具有一第一方向的一信號路徑在前述線路板的一第一前面 接觸端和前述第一積體電路的第一接腳之間； 第二線路，形成於前述線路板的背面，前述第二線路 具有從一第一背面接觸端之前述第一方向的信號路徑；以 及 第一穿孔線路，位在相對於前述接觸端的第一方向較 遠之處，前述第一穿孔線路具有一信號路徑，其介於第一 線路和第二線路之間。 1 7.如申請專利範圍第1 6項所述的模組，其中前述第 一積體電路的第一接腳安裝在前述第一積體電路的第一邊

   7061-3809-PFl.ptc 第25頁 494570 曰 修正 六、申請專利範圍 緣1述第一積體電路進1 述第一積體電路的第二邊緣步=括一第二接腳其安裝在前 面接觸端的距離和前述第〜別述第二接腳至前述模組 ，離相比是比較長，一緩，至前述模組前面接觸端 苐二接腳之間。 耦接於至少一接觸端和前述 I8·如申請專利範圍第 一積體電路的第一接腳是 、所述的模組，其中前述第 邊緣，前述第一種積體電=在前述第一積體電路的第一 裝在前述第一積體電路的 —步包含一第二接腳，盆安 模組前面接觸端的距離和：邊緣，前述第二接腳至前述 觸&的距離相比是比較長二第接腳至雨述模組前面接 第二積體電路，安裝.ϋ述模組進一步包括： 積體電路包含一第三接^二述線路板的前面，前述第二 腳是安裝在前述第二積體^第四接腳中前述第三接 是安裝在前述第二積體電路3第2緣：前述第四接腳 觸端的距離相比是比較長離和第二接腳至所述模組前面接 具有述線路板的前面，前述第三線路 路的前述第二“二：Γ接觸端和前述第-積體電 呈有f Ϊ，形成於：述線路板的背面’前述第四線路 路的乂 ^二路徑介於一苐二背面接觸端和前述第二積體電 路的别述弟四接腳。 W體冤 1 9 ·如申請專利範圍第1 8項所述的模組，其中前述第

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