TW490747B - Method of forming a MOS transistor on a semiconductor wafer - Google Patents

Description

490747 五、發明說明（1) 發明之領域 本發明係提供一種製作金氧半導體 (metal-oxide-semiconductor, M0S)電晶體的方法，尤指 一種具有低基底電流（s u b s t r a t e c u r r e n t )特性之Μ 0 S電晶 體的製作方法。 背景說明 隨著半導體元件愈做愈小，M0S電晶體元件的通道長 度（channel length)也隨之縮短（通道長度—般被定義為 Μ 0 S電晶體的汲極/源極於石夕基底表面所相隔之距離）。雖 然M0S電晶體的操作速度將因此而提昇，然而通道長度並 不能無限制的被縮減。當通道長度縮短至某個程度時，各 種因通道長度縮小所引起的效應便會發生，這些效應例如 短通道效應（short channel effect)以及熱載子效應（h〇t carrier effect)0 短通道效應會導致Μ 0 S電晶體的啟始電壓下降（ν^ r ο 1 1 - 〇 f f )，熱載子效應則是會引起不必要的基底電流 (substrate current, I sub)，甚至導致電崩潰 (electrical breakdown)現象。為了解決短通道效靡，習 知製作M0S電晶體的方法普遍採用一種稱為輕摻雜；及~極 (1 ight ly doped drain，LDD)技術，有時也稱為彡及極/源

第5頁 490747 五、發明說明（2) 極延伸區（source/drain extension)技術。LDD技術即是 在Μ 0 S電晶體的〉及極/源極接近通道處，多換雜一濃度較汲 極/源極低的的LDD摻雜區，以改變沒極與源極之間的電場 分佈。 此外’為了更進一步改善短通道效應，習知方法還會 配合使用快速熱處理化學氣相沈積（r a p i d t h e r m a 1 chemical vapor deposition，RTCVD)技術代替常用的低 壓化學氣相沈積技術（low pressure CVD，LPCVD)，形成 閘極側壁子（spacer)。請參閱圖一，圖一比較採用RTCVD 側壁子與LPCVD側壁子方法形成PM0S電晶體元件所產生的 啟始電壓下降曲線（Vt roll-off curve)。如圖一所示， 才頁轴表示多晶石夕閘極姓刻後檢查（after-etch-inspect ΑΕΙ )關鍵尺寸（critical dimension，CD)，以微米m) 為單位，而縱軸表示啟始電壓V t，以伏特（v 〇 11)為單位。 由圖一可知，R T C V D技術的改善效果在閘極氧化層較薄的 核心電路PM0S電晶體元件上十分明顯。 然而’使用R T C V D技術並非沒有缺點。由於r τ c V D技術 使用快速幵溫方式’因此使付換雜南原子量之重原子（如 磷或砷）的N型MOS(NMOS)電晶體元件，會於LDD摻雜區與基 底接面處形成較大的電場，而產生較大的基底電流。這種 高基底電流情況尤其容易發生在閘極氧化層較厚的輸人/ 輸出（input/output， I/O)電路NM0S電晶體元件上。請參

490747 %年4月}曰修正 五、發明說明（3) 閱圖二，圖二比較採用RTCVD側壁子與LPCVD側壁子方法分 別形成一 I/0-NM0S電晶體元件所得到的基底電流（Isub)。 在圖二中，橫軸表示汲極-源極電流I dS，以// A/// m為單 位，而縱軸表示基底電流I sub。如圖二所示，採用RTCVD^ 壁子之I/O-NM0S電晶體元件具有較高的基底電流。根據推 論，這是主要由於RTCVD技術無法使NM0S電晶體的LDD摻雜 區内的重原子摻質形成較平滑的濃度分佈所致。 發明概述 因此，本發明之主要目的在於提供一種製作一 M〇s電 晶體的方法，以解決上述之問題。 本發明之另一目的在於提供一種同時採用LDD技術以 及RTCV嫩術之MOS電晶體的製作方法，以同時獲得較佳的 啟始電壓下降曲線以及低基底電流。 又 極。接 本f明，法ί於該基底表面之一預定區域形成一閘 著進行：第-離子佈植製冑，以於該閘極兩側之該 形成一弟一摻雜區；醏祛冶# —續— I — 丁 π伹装桎，以於該閘極兩伽之 J底令形成；第：摻雜區；隨後進行一第二離子= 一 以於緊鄰该第—摻雜區下方區域之兮臭庥由 二摻雜區；再沈積一RTCVD介電声，一广二氏中形成一第 間士 寬日’覆盍於該基底以菸兮 亟表面；然後回蝕刻該RTCVD介電層，以於- 以 各形成一側壁子。農中1楚 ；Μ閘極兩側 側 /、中该第一摻雜區係摻雜一VA族原子’

第7頁 五、發明說明（4) VI I I A族或一 I VA族原子 而該第- 一摻雜區係摻雜 明 A^L· j、· (Ar )原子\ t羊父仏實施例中’該V I I I A族原子係為氬 子。 4 1 ^族原子包含有矽（Si )原子或鍺（Ge)原 t明之詳細說明 於一:t閱圖二至圖八’圖三至圖八為本發明較佳實施例 、¥體基底10上製作一 MOS電晶體60的方法剖面示意 S A在本發明圖三至圖八之較佳實施例中’半導體基底1〇 撿二一晶格排列方向<1〇〇>，電阻係數15-25ohm-cm的PS ^雜石夕基底，而MOS電晶體60係為一 NM〇s電晶體，尤其針 對ί/Ο電路中的NMOS電晶體元件。這類型NM〇s電晶體具有 較厚的閘極氧化層，以及較容易產生高基底電流。然而， 本發明並非將範圍限制在I / 〇電路中的NM〇s電晶體元件， 其它MOS電晶體元件，例如pm〇S電晶體、CMOS電晶體、或 雙載子CM0S(Bi CMOS)電晶體元件亦同樣適用於本發明，熟 知該項技藝者可參酌本發明之内容而應用於其它不同電性 的M0S電晶體元件製程上，而獲得與本發明等效之目的以 及效果。 在圖三至圖八中，為方便說明本發明，半導體基底10 只顯示一 P型井（P wel 1 )區域12，而M0S電晶體60即是製作

第8頁 490747 五、發明說明（5) 於P型井區域1 2内。在本發明之較佳實施例中，此P型井區 域12係形成於一 I/O電路區内，且由絕緣淺溝（Shal l〇w trench isolaiton，STI )隔離（未顯示）。首先，如圖三所 示，本發明方法是先於P型井區域1 2的半導體基底1 〇表面 上形成一閘極1 4。閘極1 4包含有一/由二氧化石夕所構成之閘 極氧化層1 6設於半導體基底1 0表面，以及一換雜多晶石夕閘 極導電層1 8設於閘極氧化層1 6上。閘極氧化層1 6係利用乾 式或濕式熱氧化法形成。 如圖四所示，接著進行一第一離子佈植製程2 0，以於 閘極1 4兩側之半導體基底1 2上形成L D D摻雜區2 2。第一離 子佈植製程20係使用植入能量小於或等於20KeV，植入劑 量大於或等於1 E 1 4 c m -乏磷原子。在其它實施例中，砰原 子等V族元素亦可以用來作為第一離子佈植製程的離子 源。 接著，如圖五所示，進行一第二離子佈植製程3 〇，以 於緊鄰L D D摻雜區2 2下方區域之半導體基底1〇中形成一口 袋（pocket)換雜區3 2。弟二離子佈植製程3 0係換雜一 VI I I A族或一 IVA族原子，較佳為氬（Ar)原子、石夕（Si )原子 或鍺（Ge)原子。其中以植入氬（Ar)原子為例，其植入能量 在5至6 0KeV，植入劑量約1· 0E14至5· 〇E16cm-2。而以楂入 石夕（S i )原子為例，其植入能量在5至8 0 K e V，植入劑量約} 0E14至5· 0E16ciir2。氬（Ar)原子、矽（Si )原子或鍺（Ge)原

^υ/47 五、發明說明（6) 子 塞 形成的，入’可以於摻雜區22下方或LDD掺雜區22邊緣處 缺夕日日格缺陷（defect)或空缺（vacancy)。這些石夕晶格 分=可以使彳參雜區2 2内的磷原子於後續活化過程中，能‘夠 二—更為平均分散，而不至於產生過陡峭的（abrupt)摻質 ♦度分佈。 —么接下來’如圖六所示，依序於半導體基底1〇表面形成 "’勺1 0 0至3 0 〇埃厚的石夕氧襯塾層（siiic〇ri 〇xide iner )4 2以及約loo 〇埃厚的氮化矽層· 44，均勻覆蓋於半導 f基底1 〇以及閘極1 4的表面上。石夕氧襯墊層4 2係利用化學 乳相沈積方式形成，例如LPCVD法。氮化矽層44係利用 RTCVD方式形成，較佳是在一溫度7〇〇至8 0 0°c條件不，採 用i量約為1標準升每分鐘（standard Hter per m^nute， 3 1?111)的氨氣（3111111011^)以及流量約為3〇至5〇標準立方公分 母分鐘（standard cubic centimeters per minute， seem)的二氯矽甲烷（dichlorosilane, SiCl2H2)為反應氣 體。 、 接下來，如圖七所示，利用一非等向性乾蝕刻 (anisotropic dry etching)製程，均勻向下蝕刻氣化石夕 層44以及矽氧襯墊層42直至P型井12表面，並使^留於問 極1 4兩側壁的氮化矽層4 6形成側壁子4 6。然後如圖八所 示，進行一 N離子佈植製程5 0，於閘極1 4兩側之側壁子4 6 外緣的P型井1 2中分別形成一源極以及汲極摻雜區&。N +

頁 490747 五、發明說明（7) 離子佈植製程中所用的摻質為磷或砷離子，所使用的離子 植入能量約為1 0至8 0 K e V，劑量約為1 · 0 E 1 4至1 · 0 E 1 6 c m 2左 右。 最後，如圖九所示，在完成N灕子佈植製程5 0之後， 需再進行一快速熱回火（rapid thermal annealing，RTA) 製程，利用9 0 0至1 150°C的高溫，活化（activate)先前植 入的離子，以形成所要之LDD以及S/D濃度分佈，同時修補 在離子佈植製程中受損之半導體基底丨〇表面，完成本發明 之MOS電晶體60製作。經由第二離子佈植製程30所形成的 口袋摻雜區3 2，可使摻雜區2 2之濃度分佈在經過RTA之後 更為均勻’從而降低MOS電晶體6 0之基底電流。 此外，本發明可繼續進行，自行對準.金屬矽化物 (sal icide)製程，以序低M〇s電晶體6〇之閘極14以及汲極 與，極5 2表面接觸電阻。自行對準金屬矽:化物製程係先於 f $粗基底1 〇表面形成一鎢（t u n忌s t e n，賢)金屬層（未顯 =)’並覆蓋於閘極1 4以及汲極與源極5 2的表面。隨後進 行一熱處理製程，使鎢金屬層與源極與汲極5 2以及閘極i 4 表面^應形成一金屬矽化鎢（t u n g s t e n s丨1丨c丨d e，w S i x) 層’取後利用一濕蝕刻製程去除未反應成矽化物之鎢金屬 層。 相較於習知製作MOS電晶體的方法，本發明之方法是

第11頁 490747 五、發明說明（8) ί進行/LDD離子佈植，再進行v 1 1 1 A族或I VA族離子佈植， 最後=行S/D離子佈植。由於v丨丨丨A族或丨yA族離子的植 二# 3 3於f雜區2 2下方或摻雜區2 2邊緣處形成石夕晶格身 、、。這些矽晶格缺陷可以使摻雜區2 2内的磷原子於 過陡啤的過换程中，能夠分佈更為平均分散，而不至於產生 本發明:1質濃度分佈，從而降低基底電流…卜，應用 善i ^ ί可以保留採用RTCVD技術所獲得的優點，即改 、逼效應。 裒，=上所述僅為本發明之較佳實施例， 蓋^ ^圍所做之均等變化與修飾’皆應屬 凡依本發明申請 本發明專利之涵

第12頁 490747 圖式簡單說明 圖示之簡單說明 圖一顯示採用RTCVD側壁子與LPCVD侧壁子方法形成， PM0S電晶體元件所產生的啟始電壓下降曲線比較圖。 圖二顯示採用RTCVD側壁子與LPCVD側壁子方法分別形 成一 I/O-NM0S電晶體元件所得到的基底電流比較圖。 圖三至圖八為本發明製作一 M0S電晶體的方法剖面示 意圖。 圖示之符號說明 10 半導體基底 12 P型井區域 14 閘極 16 閘極氧化層 18 摻雜多晶矽閘極導電層 20 第一離子佈 植製程 22 LDD摻雜區 30 第二離子佈 植製程 3 2 口袋摻雜區 42 石夕氧槪塾層 44 氮化矽層 46 側壁子 50 N離子佈植製程 52 S/D 60 MOS電晶體

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Claims (1)

1. 490747 六、申請專利範圍 1· 一種於一基底上製作一金氧半導體 (metal-oxide-semiconductor, M0S)電晶體的方法，該方 法包含有下列步驟： 、 於該基底上形成一閘極； 進行一第一離子佈植製程，以/於該閘極兩側之該基底 中形成一第一摻雜區； 於該第一離子佈植製程之後，進行一第二離子佈植製 程’以於緊鄰該第一摻雜區下方區域之該基底中形成一第 一換雜區； 沈積一 RTCVD (rapid-thermal chemi cal vapor deposit ion)介電層，覆蓋於該基底以及該閘極表面；以 及 回姓刻該R T C V D介電層，以於該閘極兩側各形成一側 壁子； 其中該第二摻雜區係摻雜一 v I I I A族或一 I V A族原子， 又其中該第二離子佈植製程可使該第一摻雜區之濃度分佈 更為均勻’從而降低s亥Μ0S電晶體之基底電流（substrate current)0 2 ·如申請專利範圍第1項之方法，其中該第一摻雜區係 摻雜一 VA族原子，用來作為該NM0S電晶體之源極/汲極延 伸區（S/D extension region)。 3 · 如申請專利範圍第2項之方法，其中該v A族原子係為

   第14頁 490747 六、申請專利範圍 一磷（p)原子。 4. 如申請專利範圍第3項之方法，其中該磷原子之植入 劑量大於或等於lE14cm—2，植入能量小於或等於20KeV。 5. 如申請專利範圍第2項之方法，其中該VA族原子包含 ~ 有鱗原子或坤（As )原子。 - 6 . 如申請專利範圍第1項之方法，其中該V I I I A族原子包 含有氬（Ar )原子。 _ 7. 如申請專利範圍第1項之方法，其中該I VA族原子包含 有矽（S i )原子或鍺（G e )原子。 8. 如申請專利範圍第1項之方法，其中該閘極包含有一 閘極絕緣層設於該基底表面上以及一閘極導電層設於該閘 . 極絕緣層上。 9. 如中請專'利範圍第1項之方法，其中該RTCVD介電層係為 一 RTCVD氮化石夕層。 ’ 10. —種NM0S電晶體的製作方法，該方法包含有下列步 驟： 提供一矽基底，其表面上形成有一閘極；

   第15頁 …申請專利範圍 底Φ進行一 V A族離子佈植製程’以於該閘極兩側之該石夕基 一卞形成一 N型摻雜區； N 進行一 v I Π A族或一I VA族離子佈植製程，以於緊鄰、該 '換雜區下方區域之該矽基底中形成一口袋（ ket)摻 雜區； 沈積一 RTCVD介電層，覆蓋於該矽基底以及該間極表 面； 回蝕刻該R T C V D介電層，以於該閘極兩側各形成一側 壁子； 進行一 S/D( sour ce·/drain)離子佈植製程，以於該間 極兩側之該矽基底中形成一 S / D摻雜區；以及 進行一 S/D快速回火（rapid thermal annealing， R T A )製程，以活化（a c t i v a t e )植入於該S / D摻雜區中之換 質； 乂 其中該V I I I A族/ I V A族離子佈植製程可使該n型摻雜 之濃度分佈更為均勻，從而降低該NM0S電晶體之基底+區 流。 1 1 ·如申請專利範圍第1 〇項之方法，其中該N型摻雜 / 用來作為該NM0S電晶體之源極/汲極延伸區。 ’'品係 第 P 圍C 範磷 利一 專為 請係 申程 如製•植 2 1佈 法 方 作 製 之 g 程 製 植 佈 子 子 原 子 m V 亥 =° 中 其 ♦

   第 頁 490747 六、申請專利範圍 1 3 ·如申請專利範圍第1 2項之製作方法，其中該磷原子之 植入劑量大於或等於lE14cm—2，植入能量小於或等於20KeV 1 4.如申請專利範圍第1 〇項之製作方法，其中該V I I I A族 / I V A族離子佈植製程係利用一 V I I I A族原子，該V I I I A族原 子包含有氬（Ar)原子。 1 5 ·如申請專利範圍第1 0項之製作方法，該V I I I A族/ I VA 族離子佈植製程係利用一 I VA族原子，該I VA族原子包含有 矽（Si )原子或鍺（Ge)原子。 16.如申請專利範圍第10項之製作方法，其中該RTCVD介 電層係為一 RTCVD氮化^夕層。

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