TW466656B - Inspection method for packaged chip - Google Patents

Description

466658 j五、發明說明α) —〜 — 丨發明之領域 · i 本發明提供一種封裝晶片（packaged chip)的測試方 ]/£ ° | i背景說明 在積體電路（Integrated circuit, 1C)工業中，為了 主動元件（active device)能夠適當發揮預期設計的功 能，一般係利用陶瓷（ceramic)或塑膠（plastic)來封裝一 積趙電路晶片（die) ’以達對晶片主體的支撐、散熱與保 護等作用》而依照不同型態的封裝方式，大致可以分為插 孔安置（Through Hole Mounting)以及表面黏著安置 (Surfacing Mounting)兩大類 〇 | 一般而έ ’晶片在完成封裝（package)製程之後，需 丨再對其進行一些電性功能之測試，以保證出廠之各丨c晶片 |在功能上的完整性。電性功能測試乃針對產品之各種電性 參數進行測試，以確定產品能正常運作，而對不同產品進 行測試時係利用載入不同的測試程式來檢驗成品接腳 丨（p i η )之諸項性質。 ! ί ! 請參考圖一，圖一為習知封裝晶片1 〇測試方法的示意 圖。封裝晶片10包含有一使用塑膠（plastic)或陶瓷

第4頁 ^-6 6 65 6 五、發明說明（2) ;(ceramic)作為封裝材料的封身 i 1 4分別設於封裝晶片1 0的兩側 丨裝置2 0，測試裝置2 〇包含有一 i(socket)22’複數個插孔24設 !路（未顯示）β其中每一個插 :來相對應地箝夾封裝晶片i 〇的 !後再利用該測試電路對封裝晶

I 習知之測試方法是將封裝 I並使封裝晶片1 〇之各接腳1 4相 丨孔24内，此時插孔Μ内的彈片 1 4 ’固定封裝晶片1 0。隨後利 丨由彈片26碑導至封裝晶片10的 i一個以上的測試製程，以檢驗 丨狀態’確保封裝製程的品質。 j I 由於習知之測試方法係將 丨插孔24’然後再利用彈片2 6夾 j片10的接腳14在運送過程或其 |破壞而產生彎曲，此時便無法 | 20上的插孔24中，進行測試β |程中，^可能因為置入封裝晶 丨差’使得接腳1 4與基座2 〇的其 |1 4發生彎曲的情形。甚至裝設 t主體12’複數個接腳（pin) 。習知測試方法利用一測試 不具導電性質的基座 於基座2 2上'以及-測試電 孔22内皆設有二彈片26，用 各個接腳1 4產生電連接，然 片1 0進行各種測試。 晶片1 0放置於基座2 2之上， 對應的插入基座2 2上之各插 2 6會夾住封裝晶片1 〇的接腳 用該測試電路通入電流，經 各個接腳14’來進行一個或 封裝晶片1 0及其各接腳1 4之 封裝晶片1 0插入基座2 0上的 住接腳1 4，所以如果封裝晶 他的製程中不小心受到外力 順利將接腳1 4直接插入基座 此外，在進行自動化檢測流 片1 0時些微角度或距離的偏 他部位碰撞，進而造成接腳 於插孔24中用來固定接腳14 4 6 6 6 5 6 丨五、發明說明（3) I的彈片26(圖一中以虛線表示者），亦可能會因為彈性疲 i |乏或與接腳1 4間的接觸不良，而造成接腳1 4無法正常插

丨入。 I

I

I j | 上述之各種狀況均會降低封裝製程的良率（yield | irate)，不但需要利用人工以半自動的方式來檢選這些造 :成問題的封裝晶片10，調整其接腳14，進而造成成本之增 I :加，而且更可能會因此而損壞部分之封裝晶片1 0的接腳 |14，大幅降低產能。 | | ； 發明概述

I

I 因此本發明之主要目的在提供一種封裝晶片的測試方 i - |法，以解決上述習知技術中的問題。 ! I 在本發明的最佳實施例中，一封裝晶片包含有複數個 丨接腳，且每一接腳上皆設有一孔洞或一凹痕。該測試方法 I包含有提供一測試裝置，該測試裝置包含有一基座，一測 丨

I 試電路，以及複數個導電凸起物設於該基座上。首先將該 封裝晶片放置於該基座之上，並使該基座上之導電凸起物 相對應該封裝晶片之各接腳上的孔洞或凹痕產生電連接。

然後利用該測試電路對該封裝晶片進行測試。 I 本發明在封裝晶片之接腳上設有孔洞或凹痕，利用導

第6頁 466656 五、發明說明（4) 電凸起物與接腳孔洞或凹痕相接觸，因此可以避免由於接 腳受到碰撞或接觸不良的因素，而影響封裝製程品質的問 題。 圖示之簡單說明 圖一為習知封裝晶片測試方法的示意圖。 圖二為本發明封裝晶片測試方法的示意圖。 圖三為本發明另一實施例封裝晶片測試方法的示意 圖示之符號說明 10 封 裝 晶 片 12 封 裝 主 體 14 接 腳 20 測 試 裝 置 22 基 座 24 插 孔 26 彈 片 30 封 裝 晶 片 32 封 裝 主 體 34 接 腳 36 孔 洞 40 測 試 裝 置 42 基 座 44 導 電 區 域 46 導 電 凸 起物 50 封 裝 晶 片 52 封 裝 主 體 54 接 腳 56 孔 洞 60 測 試 裝 置 62 基 座 64 導 電 區 域 466656 五、發明說明（5) 66 導電凸起物 發明之詳細說明 請參考圖二，圖二為本發明封裝晶片3 0測試方法的示 :意圖。圖示之封裝晶片30的接腳3 4係為一扁平型接腳。而 丨一般常用之扁平型接腳的封裝晶片方式有雙列直插式封裝 丨（Dual-in-Line Package， DIP)、小外 J型彎曲封裝（Small

I ;Outline J-leaded Package，SOJ)、塑膠無接線晶片承載 |封裝（Plastic Leaded Chip Carr ier， PLCC)、四方扁平 I封裝（Quad Flat pack Package, QFP)或小外型封裝 (Small Outline Package, SOP)等封裝方法。 如圖二所示’本發明之實施例係以一雙列直插式封裝 (DIP)作说明。封裝晶片30包含有一封裝主體32，複數個 扁平接腳34分別設於封裝晶片3〇的左右兩側’且每一接腳 3 4上皆設有一孔洞3 6。本發明測試方法提供一試 mm 一不導電的基座42:且基座42兩側 個導電區域嫩於基座42上，以及複數』數 母一 f導電凸起物46係分別設於一相對應之$ 上，導電區域4 4與測試電路係侔桩於 导 中保持於—電連接的狀態。其 中每一個導電凸起物44可設計為一針 々β制j 成一角錐型的構造物，而且基座構造物，或疋製以 丞座42中另可裝設有一磁力場

/! p p c ς c 、f Λ^/·-..........· -------- --- ------------ ^ ' ----__________ _ _________ __ :五、發明說明（6) 一— ……一— :(未顯不）’用來導引封農晶片3〇以使各接腳34上的孔洞 I 3 6能相對應滑入導電凸起物4 4，或是將封裝晶片3 〇固定吸 於基座42之上。 4 2之上， 片3 0之各 起物4 6， 於封裝晶 ，以確保 然後利用 裝晶片30 檢驗封裝 狀即可針 圖三為本 封裝晶片 封裝晶 6 0，而基 與前述圖 J型彎曲 ! 本發明測試方法是將封襞晶片30放置於基座 !然後利用基座4 2兩側具有彈性之側壁，使封裝晶 丨接腳34上的孔洞36相對接觸於基座42上的導電凸 丨然後順著角錐型導電凸起物44的導引滑入，固定 丨片30之上，同時使各接腳34與 丨在測試製程中能維持在一良奸的電性；U觸 路，入電流，經由導電區域44= 封裝晶片1〇進行各種測試， 曰曰片3G及其各接腳34在完成封裝製程後的品質。

I

I 本發明之方法僅需改變 不同類型封裝的晶片進行：裝二形 i發明另一實施例封奘a μ 〔 Λ 芽令号圖二， :so係為一利用丨=裝曰日片50測試方法的示意圖。 丨片：圖；；Ϊ外=曲封裝⑽進行封裝的 丨丨座60上之構造，如=提供一平台式之基座 卜之實施例相同，I 二夂導電凸起物66皆 丨封裝（s〇m封穿曰V'再作變更，便可針對小外 ! 钌裝晶片進行測試。 丨此外’本發明中封裝晶片30、50之接腳34、 5 4上之孔

i五、發明說明（7) 洞3 6、5 6，亦可以以一與導電凸起物4 6、6 6相對 來取代，同樣可以使接腳3 4、5 4與測試電路電連 I測試製程。 ί ! 本發明之測試方法係先利用撞針來在封裝晶 上形成孔洞或凹痕，再利用基座上各相對應之導 物，如針型或角錐型的構造物，使封裝晶月在被

I |時，可以非常順利地滑入其預定位置，進行測試 I本發明可有效地避免習知方法在進行測試時，該 i之接腳可能與基座產生撞擊而造成彎曲，或是因

I 彈片發生彈性疲乏等因素所造成之接腳損壞的問 外，每一個導電凸起物下方均係電連接於一相對 I區域，所以可以利用該導電區域與接腳的接觸面 優點，來確保在測試製程中一良好的電性接觸。 相較於習知方法，本發明係在封裝晶片之接 i有一孔洞或凹痕，然後利用測試基座上的導電凸 接腳孔洞或凹痕相接觸，產生電連接。因此可有 I於接腳受到碰撞或接觸不良所導致無法測試的因 封裝製程的測試品質。 以上所述僅本發明之較佳實施例，凡依本發 ( !利範圍所做之均等變化與修飾，皆應屬本發明專 應之凹痕 接，進行 片之接腳 電凸起 置入基座 。如此， 封裝晶片 插孔中的 題。另 應之導電 積較大的 腳上加設 起物來與 效避免由 素，提昇 明申請專 利之涵蓋

Claims (1)

1. '66656 丨六、申請專利範圍 1. 一種封裝晶片（pac kaged ch i p )的測試方法，該封裝 晶片包含有複數個接腳（pin)，且每一接腳上皆設有一礼 丨洞’該測試方法包含有下列步驟： 提供一測試襞置，該測試裝置包含有一基座 (socket)’ 一測試電路，以及複數個導電凸起物設於該基 ;座上； 將該封裝晶片放置於該基座之上，並使該基座上之導 電凸起物相對應該封裝晶片之各接腳上的孔洞產生電連 i接；以及 | 利用該測試電路對該封裝晶片進行測試。 ί ::2 ·如申請專利範圍第1項之方法，其中該封裝晶片的接 ;腳係為一扁平型接腳，且該封裝晶片係利用一雙列直插式 丨封裝（Dual-in-Line Package， DIP)、小外J型彎曲封裝 I (S m a 1 1 0 u 11 i n e J - 1 e a d e d P a c k a g e， S 0 J )、塑膠無接線 :a0曰片承載封裝（Plastic Leaded Chip Carrier, PLCC)、 j四方扁平封裝（Quad Flat pack Package, QFP)或小外型 封裝（Small Outline Package, SOP)等封裝方法來完成其 封裝製程。 3.如申請專利範圍第1項之方法，其中該基座上另包含 有複數個導電區域，且每一個導電凸起物係分別設於一相 對應之導電區域上。

   第11頁 ^66 ^66 3項之方法’其中該導電凸起物係 六、申請專利範圍 4 如申請專利範圍第 :為一針型構造物。 其中該導電凸起物係 |5·如申請專利範圍第3項之方法 :為一角錐型構造物。 t t ^叫專利範圍第1項之方法，其中該基座中另設有 ’用來導引該封裝晶片或將該封裝晶片固定於該 &座之上。 i蛀咖一裝晶片的測試方法，該封裝晶片包含有複數個 I列步驟.每一接腳上均設有一凹痕，該測試方法包含有下 丨 提供一測試裝置，該測試裝置包含有一基座，—測試 !屯路，以及複數個導電凸起物設於該基座上； 將該封裝晶片放置於該基座之上，並使該基座上之導 丨電凸起物相對應該封裝晶片之各接腳上的凹痕產生電連 丨接；以及 利用該測試電路對該封裝晶片進行測試。 丨8、如申請專利範圍第7項之方法，其中該封裝晶片的接 i腳係為一扁平型接腳，且該封裝晶片係利用—雙列直插式 I封裝（DIP)、小外J型彎曲封裝（s〇J)、塑膠無接線晶片承 載封裝（PLCC)、四方扁平封裝（QFp)或小外型封裝（s〇p)等

   4 6 6 v C ! 六、申請專利範圍 |封裝方法來完成其封裝製程。 9. 如申請專利範圍第7項之方法，其中該基座上另包含 i有複數個導電區域，且每一個導電凸起物係分別設於一相 對應之導電區域上。 :1 0.如申請專利範圍第9項之方法，其中該導電凸起物係 i | I為一針型構造物。 ! i i I 1 1.如申請專利範圍第9項之方法，其中該導電凸起物係 丨 為一角錐型構造物。 1 2.如申請專利範圍第7項之方法，其中該基座中另設有 一磁力場，用來導引該封裝晶片或將該封裝晶片固定於該 |基座之上。 !

   第13頁