KR20130050592A - 반도체 패키지 검사 장치 및 이를 이용한 반도체 패키지 검사 방법 - Google Patents

반도체 패키지 검사 장치 및 이를 이용한 반도체 패키지 검사 방법 Download PDF

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Abstract

반도체 패키지 검사 장치가 제공된다. 이 검사 장치는 반도체 패키지를 전기적으로 검사하는 검사 회로 기판, 검사 회로 기판과 반도체 패키지를 전기적으로 접촉시키는 소켓, 소켓의 둘레를 정의하는 개구 영역을 갖는 소켓 가이드, 소켓 가이드의 개구 영역 내에 반도체 패키지가 삽입되도록 반도체 패키지를 고정하는 인서트, 반도체 패키지를 가압하여 소켓과 반도체 패키지를 접촉시키는 푸셔 및 반도체 패키지를 개구 영역에 정렬하기 위한 정렬부를 포함한다. 정렬부는 반도체 패키지의 자성체인 정렬 키들에 자기력을 선택적으로 인가하여, 반도체 패키지를 소켓의 개구 영역에 정렬하는 것을 특징으로 한다.

Description

반도체 패키지 검사 장치 및 이를 이용한 반도체 패키지 검사 방법{Test Apparatus of Semiconductor Package and Methods of Testing the Semiconductor Package Using the Same}
본 발명의 반도체 패키지 검사 장치 및 이를 이용한 반도체 패키지 검사 방법에 관한 것으로, 더 구체적으로 반도체 패키지의 전기적 특성을 검사하는 반도체 패키지 검사 장치 및 이를 이용한 반도체 패키지 검사 방법에 관한 것이다.
웨이퍼(wafer)의 가공 공정이 끝난 후, 웨이퍼로부터 분리된 반도체 칩(semiconductor chip)은 소정의 조립 과정을 거쳐 반도체 패키지(package)로 제작될 수 있다. 이후에 제품의 신뢰성을 확인하기 위하여 각종 검사(test)를 실시하게 된다.
일반적인 검사는 반도체 칩의 전기적인 특성 및 결함을 검사하는 전기적 특성 검사와, 그리고 정상 동작 조건보다 높은 온도, 높은 전압 또는/및 높은 전류 등의 가혹한 조건에서 반도체 칩의 수명 및 결함 발생 여부를 점검하는 번인(burn-in) 검사를 포함한다.
여기서, 전기적 특성 검사는 검사 신호 발생 회로가 형성된 검사 회로 기판 상에 반도체 칩의 모든 입/출력 단자를 접촉시켜, 반도체 칩의 정상적인 동작 및 단선 여부를 검사하는 것이다. 반도체 패키지의 전기적 특성 검사에는 주로 핸들러(handler)라는 장치가 사용된다.
본 발명이 해결하고자 하는 과제는 반도체 패키지를 정밀하게 정렬하여 검사할 수 있는 반도체 패키지 검사 장치를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는 반도체 패키지를 정밀하게 정렬하여 검사할 수 있는 반도체 패키지 검사 방법을 제공하는 데 있다.
본 발명이 해결하려는 과제는 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기한 과제를 달성하기 위하여, 본 발명은 반도체 패키지 검사 장치를 제공한다. 이 검사 장치는 반도체 패키지를 전기적으로 검사하는 검사 회로 기판, 검사 회로 기판과 반도체 패키지를 전기적으로 접촉시키는 소켓, 소켓의 둘레를 정의하는 개구 영역을 갖는 소켓 가이드, 소켓 가이드의 개구 영역 내에 반도체 패키지가 삽입되도록 반도체 패키지를 고정하는 인서트, 반도체 패키지를 가압하여 소켓과 반도체 패키지를 접촉시키는 푸셔 및 반도체 패키지를 개구 영역에 정렬하기 위한 정렬부를 포함할 수 있다. 정렬부는 반도체 패키지의 자성체인 정렬 키들에 자기력을 선택적으로 인가하여, 반도체 패키지를 소켓의 개구 영역에 정렬하는 것을 특징으로 할 수 있다.
반도체 패키지의 상기 정렬 키들은 강자성체일 수 있다.
반도체 패키지의 정렬 키들은 더미 패드일 수 있다.
반도체 패키지의 정렬 키들은 더미 솔더 볼일 수 있다.
정렬부는 반도체 패키지의 정렬 키들에 자기력을 인가하기 위한 자석부, 자석부 상의 자성 차단부 및 자성 차단부를 관통하여 자석부에 연결되되, 반도체 패키지의 정렬 키들에 대응되는 자성체인 정렬 핀들을 포함할 수 있다.
정렬 핀들은 강자성체일 수 있다.
자석부는 소켓의 내부에 배치되고, 그리고 정렬 핀들은 소켓을 관통하여 자석부에 연결될 수 있다.
인서트는 정렬부에 의해 정렬된 반도체 패키지를 고정하기 위한 래치를 더 포함할 수 있다.
소켓은 반도체 패키지의 접속 단자들에 대응되는 접촉 단자들을 포함할 수 있다.
상기한 다른 과제를 달성하기 위하여, 본 발명은 반도체 패키지 검사 방법을 제공한다. 이 방법은 접속 단자들 및 자성체인 복수의 정렬 키들을 갖는 반도체 패키지를 준비하는 것, 반도체 패키지의 정렬 키들에 자기력을 선택적으로 인가하여 반도체 패키지의 접속 단자들을 이에 대응되는 소켓의 접촉 단자들에 정렬하는 것 및 반도체 패키지를 검사하는 것을 포함할 수 있다.
반도체 패키지를 인서트에 로딩하는 것을 더 포함하고, 반도체 패키지의 접속 단자들을 이에 대응되는 소켓의 접촉 단자들에 정렬한 후, 반도체 패키지를 인서트에 고정하는 것을 더 포함할 수 있다.
반도체 패키지의 접속 단자들을 이에 대응되는 소켓의 접촉 단자들에 정렬한 후, 반도체 패키지의 정렬 키들에 선택적으로 반대 방향의 자기력을 인가하는 것을 더 포함할 수 있다.
반도체 패키지를 가압하여 소켓의 접촉 단자들과 반도체 패키지의 접속 단자들을 접촉시키는 것을 더 포함할 수 있다.
반도체 패키지의 정렬 키들은 강자성체일 수 있다.
반도체 패키지의 정렬 키들은 더미 패드일 수 있다.
반도체 패키지의 정렬 키들은 더미 솔더 볼일 수 있다.
상술한 바와 같이, 본 발명의 과제 해결 수단에 따르면 반도체 패키지 검사 장치가 자기력을 이용하여 반도체 패키지를 정렬함으로써, 미세한 피치(pitch)의 솔더 볼 배열을 갖는 반도체 패키지를 정밀하게 정렬할 수 있다. 이에 따라, 0.3 mm 이하의 피치를 갖는 솔더 볼 배열을 갖는 반도체 패키지를 검사할 수 있는 반도체 패키지 검사 장치가 제공될 수 있다.
또한, 본 발명의 과제 해결 수단에 따르면 자기력을 이용하여 반도체 패키지를 정렬함으로써, 미세한 피치의 솔더 볼 배열을 갖는 반도체 패키지를 정밀하게 정렬할 수 있다. 이에 따라, 0.3 mm 이하의 피치를 갖는 솔더 볼 배열을 갖는 반도체 패티지를 검사할 수 있는 반도체 패키지 검사 방법이 제공될 수 있다.
도 1 및 도 2는 본 발명의 실시예에 따른 반도체 패키지 검사 장치 및 이를 이용한 검사 방법을 설명하기 위해 개략적으로 나타낸 단면도들;
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지 검사 장치를 설명하기 위해 개략적으로 나타낸 단면도;
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지 검사 장치를 설명하기 위해 개략적으로 나타낸 단면도.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되는 것이 아니라 서로 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 이에 더하여, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1 및 도 2는 본 발명의 실시예에 따른 반도체 패키지 검사 장치 및 이를 이용한 검사 방법을 설명하기 위해 개략적으로 나타낸 단면도들이다.
도 1 및 도 2를 참조하면, 반도체 패키지 검사 장치는 검사 회로 기판(110), 소켓(socket, 120), 소켓 가이드(socket guide, 130), 인서트(insert, 140), 푸셔(pusher, 150) 및 정렬부(160)를 포함할 수 있다.
검사 회로 기판(110)은 반도체 패키지(100)를 전기적으로 검사하기 위한 검사 회로를 포함할 수 있다. 소켓(120)은 검사 회로 기판(110)과 반도체 패키지(100)를 전기적으로 접촉시킬 수 있다. 소켓(120)은 검사 회로 기판(110)의 검사 회로와 반도체 패키지(100)의 접속 단자들(104)을 전기적으로 연결하기 위한 접촉 단자들(125)을 포함할 수 있다. 접촉 단자들(125)은 포고 핀(pogo pin) 형태일 수 있다. 소켓 가이드(130)는 소켓(120)의 둘레를 정의하는 개구 영역(135)을 가질 수 있다. 여기서, 개구 영역(135)은 반도체 패키지(100)가 삽입될 수 있는 영역이다.
인서트(140)는 소켓 가이드(130)의 개구 영역(135) 내에 반도체 패키지(100)가 삽입되도록 반도체 패키지(100)를 고정할 수 있다. 인서트(140)는 반도체 패키지(100)를 고정하기 위한 래치(latch, 145)를 포함할 수 있다. 이에 따라, 종래의 인서트(140)의 내벽을 이용하는 방식보다 다양한 크기의 반도체 패키지(100)에 대한 수용이 가능할 수 있다. 푸셔(150)는 반도체 패키지(100)를 가압하여 소켓(120)의 접촉 단자들(125)과 반도체 패키지(100)의 접속 단자들(104)을 접촉시킬 수 있다. 푸셔(150)는 수직적(z 축)으로 이동할 수 있다. 반도체 패키지(100)의 접속 단자들(104)은 솔더 볼(solder ball) 형태를 갖는 것으로 도시되었지만, 이에 한정되지 않고, 반도체 패키지(100)의 표면에 노출된 형태인 패드(pad) 형태를 가질 수 있다.
정렬부(160)는 반도체 패키지(100)의 자성체인 복수의 정렬 키들(align key, 102)에 자기력을 선택적으로 인가하여 소켓(120)의 접촉 단자들(125)에 반도체 패키지(100)의 접속 단자들(104)을 정렬할 수 있다. 정렬부(160)는 반도체 패키지(100)의 정렬 키들(102)에 자기력을 인가하기 위한 자석부(162), 자석부(162) 상의 자성 차단부(164) 및 자성 차단부(164)를 관통하여 자석부(162)에 연결되는 자성체인 정렬 핀들(align pin, 166)을 포함할 수 있다. 자석부(162)는 전자석일 수 있다. 자성 차단부(164)는 자성체인 정렬 핀들(166)로만 자속을 통과시키고, 자성 차단부(164)에서는 자속을 감소시키는 역할을 할 수 있다. 이러한 자속을 감소시키는 자성 차단부(164)의 역할은 정렬 핀(166)과 반도체 패키지(100) 사이에서 정확한 자기력을 전달하기 위한 것일 수 있다. 자성 차단부(164)는 정렬 핀들(166)로만 자속이 가장 잘 형성될 수 있게 도움을 주는 물질일 수 있다. 정렬 핀들(166)은 자성체일 수 있다. 반도체 패키지(100)의 정렬 키들(102) 및 정렬부(160)의 정렬 핀들(166)은 강자성체일 수 있다. 바람직하게는, 본 발명의 실시예에 따른 반도체 패키지(100)의 정렬 키들(102) 및 정렬부(160)의 정렬 핀들(166)은 니켈(Ni)일 수 있다. 반도체 패키지(100)의 정렬 키들(102)은 전기적 검사에서 검사 회로 기판(110)의 검사 회로와 전기적으로 연결되지 않는 더미(dummy) 패드일 수 있다.
본 발명의 반도체 패키지 검사 장치를 이용한 반도체 패키지 검사 방법은 접속 단자들(104) 및 자성체인 복수의 정렬 키들(102)을 갖는 반도체 패키지(100)를 준비하는 것, 반도체 패키지(100)를 인서트(140)에 로딩(loading)하는 것, 반도체 패키지(100)의 정렬 키들(102)에 자기력을 선택적으로 인가하여 반도체 패키지(100)의 접속 단자들(104)을 이에 대응되는 소켓(120)의 접촉 단자들(125)에 정렬하는 것, 반도체 패키지(100)를 가압하여 소켓(120)의 접촉 단자들(125)과 반도체 패키지(100)의 접속 단자들(104)을 접촉시키는 것 및 검사 회로 기판(110)의 검사 회로를 구동하여 반도체 패키지(100)를 검사하는 것을 포함할 수 있다.
더 구체적으로 설명하면, 접속 단자들(104) 및 복수의 정렬 키들(102)을 갖는 반도체 패키지(100)가 인서트(140)에 로딩된 후, 정렬부(160)를 이용하여 반도체 패키지(100)의 정렬 키들(102)에 자기력을 선택적으로 인가하여 반도체 패키지(100)의 정렬 키들(102)이 이에 대응되는 소켓(120)의 접촉 단자들(125)에 정렬되도록 할 수 있다. 이때, 정렬부(160)가 반도체 패키지(100)의 정렬 키들(102)에 선택적으로 인가하는 자기력의 방향은 소켓(120)을 향하는 방향일 수 있다. 따라서, 정렬부(160)의 자석부(162)는 소켓(120)을 향하는 쪽이 N극, 그리고 반도체 패키지(100)를 향하는 쪽이 S극인 형태일 수 있다.
반도체 패키지(100)의 접속 단자들(104)을 이에 대응되는 소켓(120)의 접촉 단자들(125)에 정렬한 후, 반도체 패키지(100)의 정렬 키들(102)에 선택적으로 반대 방향의 자기력이 인가될 수 있다. 이때, 정렬부(160)가 반도체 패키지(100)의 정렬 키들(102)에 선택적으로 인가하는 반대 방향의 자기력은 반도체 패키지(100)를 향하는 방향일 수 있다. 따라서, 정렬부(160)의 자석부(162)는 소켓(120)을 향하는 쪽이 S극, 그리고 반도체 패키지(100)를 향하는 쪽이 N극인 형태일 수 있다.이는 자기력이 가해진 후, 일정 시간 뒤에 자성체의 자성이 없어지는 것이 아니라, 여전히 약하게 남아있기 때문에, 반대 방향의 자기력을 인가하여 자성체의 자성을 제거하는 탈자(demagnetization) 공정이 요구되기 때문이다. 이러한 탈자 공정을 수행하지 않으면, 반도체 패키지(100)의 정렬 키들(102)에 약하지만 남아 있는 자성으로 인해, 이물질들이 흡착되는 문제가 발생할 수 있기 때문이다.
정렬부(160)를 이용해 반도체 패키지(100)의 접속 단자들(104)을 이에 대응되는 소켓(120)의 접촉 단자들(125)에 정렬한 후, 반도체 패키지(100)는 래치(145)에 의해 인서트(140)에 고정될 수 있다. 래치(145)로 반도체 패키지(100)를 인서트(140)에 고정한 후, 정렬부(160)가 평면적(x-y 축)으로 이송되어 제거될 수 있다. 이와는 달리, 인서트(140)가 이송되어 소켓(120)과 푸셔(150) 사이에 위치될 수도 있다.
푸셔(150)를 아래로 이동시켜 인서트(140)에 고정된 반도체 패키지(100)를 가압하여, 반도체 패키지(100)의 접속 단자들(104)이 소켓(120)의 접촉 단자들(125)에 접촉되도록 할 수 있다. 이때, 푸셔(150)의 가압 탭(pressing tab, 152)은 인서트(140)에 고정된 반도체 패키지(100)를 가압하고, 그리고 푸셔(150)의 가이드 핀들(154)은 인서트(140)의 양단에 구비되어 이를 관통하는 가이드 홀(guide hole, 142) 및 소켓 가이들(130)의 양단에 구비되어 있는 가이드 홀(132)에 삽입됨으로써, 반도체 패키지(100)를 검사하기 위한 준비가 완료될 수 있다.
반도체 패키지(100)의 접속 단자들(104)과 소켓(120)의 접촉 단자들(125)을 전기적으로 접촉시킨 상태에서 검사 회로 기판(110)의 검사 회로의 구동에 의해 반도체 패키지(100)에 대한 검사가 수행될 수 있다.
이하 도 3 및 도 4를 참조하여, 본 발명의 다른 실시예들에 따른 각각의 반도체 패키지 검사 장치들이 설명된다. 도 3 및 도 4는 본 발명의 다른 실시예들 각각에 따른 반도체 패키지 검사 장치들을 개략적으로 나타낸 단면도들이다. 전술한 본 발명의 실시예를 통해 설명한 구성 요소는 동일한 참조 부호를 사용하고, 그에 대한 자세한 설명은 생략한다.
도 3을 참조하여 설명되는 본 발명의 다른 실시예에 따른 반도체 패키지 검사 장치가 전술한 본 발명의 실시예에 따른 반도체 패키지 검사 장치(도 1)와 다른 점은, 정렬부가 반도체 패키지 검사 장치의 소켓(120)에 합쳐진 구조를 가진다는 점이다.
정렬부(도 1의 160 참조)의 자석부(127)는 소켓(120)의 내부에 배치되고, 소켓(120)은 자성 차단부(도 1의 164 참조)와 동일한 역할을 하고, 그리고 정렬 핀들(129)은 소켓(120)을 관통하여 자석부(127)에 연결될 수 있다. 이에 따라, 반도체 패키지 검사 장치는 정렬부를 이송하기 위한 부가적인 이송 구조물을 포함하지 않을 수 있다.
도 4를 참조하여 설명되는 본 발명의 또 다른 실시예에 따른 반도체 패키지 검사 장치가 전술한 본 발명의 실시예에 따른 반도체 패키지 검사 장치(도 1)와 다른 점은, 반도체 패키지(100)의 정렬 키들이 솔더 볼 형태를 가진다는 점이다.
반도체 패키지(100)는 정렬 키들로 자성체인 더미 솔더 볼들(104d)을 가질 수 있다. 반도체 패키지(100)의 더미 솔더 볼들(104d)은 강자성체일 수 있다. 바람직하게는, 본 발명의 실시예에 따른 반도체 패키지(100)의 더미 솔더 볼들(104d)은 니켈일 수 있다. 반도체 패키지(100)의 더미 솔더 볼들(104d)은 전기적 검사에서 검사 회로 기판(110)의 검사 회로와 전기적으로 연결되지 않는다.
본 발명의 실시예들에 따른 반도체 패키지 검사 장치들은 자기력을 이용하여 반도체 패키지를 소켓에 정렬함으로써, 미세한 피치의 솔더 볼 배열을 갖는 반도체 패키지를 정밀하게 정렬할 수 있다. 이에 따라, 솔더 볼과 접촉 단자가 서로 정확한 위치에서 접촉하지 못할 경우에 발생할 수 있는 접촉 단자의 마모, 이러한 접촉 단자의 마모에 따른 접촉 저항의 증가로 인한 검사 수율의 저하를 최소화할 수 있다. 또한, 0.3 mm 이하의 피치를 갖는 솔더 볼 배열을 갖는 반도체 패키지를 검사하는 과정에서 발생할 수 있는 솔더 볼과 이웃하는 다른 접촉 단자와의 접촉에 의한 단락을 방지할 수 있다. 결과적으로, 미세한 피치의 솔더 볼 배열을 갖는 반도체 패키지를 정밀하게 정렬하여 검사할 수 있는 반도체 패키지 검사 장치가 제공될 수 있다.
본 발명의 실시예에 따라 제조된 반도체 패키지는 다양한 형태들을 가질 수 있다. 예를 들면, 본 발명에 따른 반도체 패키지는 패키지 온 패키지(Package on Package : PoP), 볼 그리드 어레이(Ball Grid Arrays : BGAs), 칩 스케일 패키지(Chip Scale Packages : CSPs), 플라스틱 리디드 칩 캐리어(Plastic Leaded Chip Carrier : PLCC), 플라스틱 듀얼 인라인 패키지(Plastic Dual In-line Package : PDIP), 다이 인 와플 팩(die in waffle pack), 다이 인 웨이퍼 폼(die in wafer form), 칩 온 보드(Chip On Board : COB), 세라믹 듀얼 인라인 패키지(CERamic Dual In-line Package : CERDIP), 플라스틱 메트릭 쿼드 플랫 팩(plastic Metric Quad Flat Pack : MQFP), 씬 쿼드 플랫 팩(Thin Quad Flat Pack : TQFP), 스몰 아웃라인 집적 회로(Small-Outline Integrated Circuit : SOIC), 쓰링크 스몰 아웃라인 패키지(Shrink Small-Outline Package : SSOP), 씬 스몰 아웃라인 패키지(Thin Small-Outline Package : TSOP), 씬 쿼드 플랫 팩(Thin Quad Flat Pack : TQFP), 시스템 인 패키지(System In Package : SIP), 멀티 칩 패키지(Multi Chip Package : MCP), 웨이퍼 레벨 패키지(Wafer-level Fabricated Package : WFP) 또는 웨이퍼 레벨 적층 패키지(Wafer-level processed Stack Package(WSP) 등과 같은 형태의 패키지일 수 있으며, 또 다른 패키지에 실장될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100 : 반도체 패키지
102 : 더미 패드
104 : 접속 단자
104d : 더미 솔더 볼
110 : 검사 회로 기판
120 : 소켓
125 : 접촉 단자
127 , 162 : 자석부
129, 166 : 정렬 핀
130 : 소켓 가이드
132, 142 : 가이드 홀
140 : 인서트
145 : 래치
150 : 푸셔
152 : 가압 탭
154 : 가이드 핀
160 : 정렬부
164 : 자성 차단부

Claims (10)

  1. 접속 단자들을 갖는 반도체 패키지를 전기적으로 검사하는 검사 회로 기판;
    상기 검사 회로 기판과 상기 반도체 패키지를 전기적으로 접촉시키는 소켓;
    상기 소켓의 둘레를 정의하는 개구 영역을 갖는 소켓 가이드;
    상기 소켓 가이드의 상기 개구 영역 내에 상기 반도체 패키지가 삽입되도록 상기 반도체 패키지를 고정하는 인서트;
    상기 반도체 패키지를 가압하여 상기 소켓과 상기 반도체 패키지를 접촉시키는 푸셔; 및
    상기 반도체 패키지를 상기 개구 영역에 정렬하기 위한 정렬부를 포함하되,
    상기 정렬부는 상기 반도체 패키지의 자성체인 정렬 키들에 자기력을 선택적으로 인가하여, 상기 반도체 패키지를 상기 소켓의 상기 개구 영역에 정렬하는 것을 특징으로 하는 반도체 패키지 검사 장치.
  2. 제 1항에 있어서,
    상기 반도체 패키지의 상기 정렬 키들은 더미 패드인 것을 특징으로 하는 반도체 패키지 검사 장치.
  3. 제 1항에 있어서,
    상기 반도체 패키지의 상기 정렬 키들은 더미 솔더 볼인 것을 특징으로 하는 반도체 패키지 검사 장치.
  4. 제 1항에 있어서,
    상기 정렬부는:
    상기 반도체 패키지의 상기 정렬 키들에 자기력을 인가하기 위한 자석부;
    상기 자석부 상의 자성 차단부; 및
    상기 자성 차단부를 관통하여 상기 자석부에 연결되되, 상기 반도체 패키지의 상기 정렬 키들에 대응되는 자성체인 정렬 핀들을 포함하는 것을 특징으로 하는 반도체 패키지 검사 장치.
  5. 제 4항에 있어서,
    상기 자석부는 상기 소켓의 내부에 배치되고, 그리고 상기 정렬 핀들은 상기 소켓을 관통하여 상기 자석부에 연결되는 것을 특징으로 하는 반도체 패키지 검사 장치.
  6. 제 1항에 있어서,
    상기 인서트는 상기 정렬부에 의해 정렬된 상기 반도체 패키지를 고정하기 위한 래치를 더 포함하는 것을 특징으로 하는 반도체 패키지 검사 장치.
  7. 접속 단자들 및 자성체인 복수의 정렬 키들을 갖는 반도체 패키지를 준비하는 것;
    상기 반도체 패키지의 상기 정렬 키들에 자기력을 선택적으로 인가하여 상기 반도체 패키지의 상기 접속 단자들을 이에 대응되는 소켓의 접촉 단자들에 정렬하는 것; 및
    상기 반도체 패키지를 검사하는 것을 포함하는 반도체 패키지 검사 방법.
  8. 제 7항에 있어서,
    상기 반도체 패키지를 인서트에 로딩하는 것을 더 포함하고,
    상기 반도체 패키지의 상기 접속 단자들을 이에 대응되는 상기 소켓의 상기 접촉 단자들에 정렬한 후, 상기 반도체 패키지를 상기 인서트에 고정하는 것을 더 포함하는 것을 특징으로 하는 반도체 패키지 검사 방법.
  9. 제 7항에 있어서,
    상기 반도체 패키지의 상기 접속 단자들을 이에 대응되는 상기 소켓의 상기 접촉 단자들에 정렬한 후, 상기 반도체 패키지의 상기 정렬 키들에 선택적으로 반대 방향의 자기력을 인가하는 것을 더 포함하는 것을 특징으로 하는 반도체 패키지 검사 방법.
  10. 제 7항에 있어서,
    상기 반도체 패키지를 가압하여 상기 소켓의 상기 접촉 단자들과 상기 반도체 패키지의 상기 접속 단자들을 접촉시키는 것을 더 포함하는 것을 특징으로 하는 반도체 패키지 검사 방법.
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