TW462080B - Forming method of MOSFET with recessed-gate beyond photolithography limit - Google Patents

Description

462080 五、發明說明（1) 發明領域： 本發明係揭露一種形成金氧半場效電晶體（M0SFET)的 方法，特別是關於一種具超越微影極限（b e y ο n d photolithography limit)之嵌入式閘極（recessed-gate) 之金氧半場效電晶體的形成方法。 發明背景： 近年來，隨著半導體製程工業以及半導體設備工業的 快速進步’超大型積體電路（ultra-large scale integrated c i rcu i t s ; ULS I)的產業有著極為快速的發 展。超大型積體電路通常由為數龐大的金氧半場效電晶體 (MOSFETs)所组成，其中每一個金氧半場效電晶體包含一 源極（s 〇 u r c e)和一汲極（d r a i η)，以及位於二者之間的閘 極（gate)。為求增加積體電路之元件密度（device density)和操作速率（operating speed)，必須不斷地努 力縮小電晶體的特徵尺寸（feature size)。特別的是，電 晶體之p型通道或N型通道的通道長度（channe：l length)與 το件的操作速率習習相關，為求增加積體電路的操作速 率’勢必不斷地努力缩小電晶體的通道長度。 能否將電晶體的通道長度縮短的關鍵技術在於微影製 程（photolithography process)。習知技術是以步進機 (stepper)來進行微影製程，近年來為求達到更小尺寸的 微影極限（photolithography limit)，已漸漸使用掃描機 (SCanner)來取代步進機。一般而言，在微影製程中所能

第4頁 4 6 2 0 8 0 五、發明說明（2) 獲致最短之電晶體的通道長度，便等於所述步進機或掃描 機之微影極限。 為了形成通道長度為次0.1微米（sub-0, ium)級的電晶 體，美國專利第6, 0 93, 947號專利中揭露了 一種具嵌入式 閘極（recessed-gate)的金氧半場效電晶體。請參考圖一 A，依據前揭專利案的第一實施例，首先在一半導體基板 1 0上形·成淺渠溝隔離（shallow trench isolation; STI)12’再陸續形成一層墊氧化石夕層（pad oxide layer) 3 4和一層介電層36。其次’在所述半導體基板iq上形成 一孔洞（hole) 38’其包含有底壁及側壁β接下來先形成 一層氧化矽層’再利用非等向性触刻技術進行回蝕刻，以 在所述孔洞3 8的側壁上形成氧化矽間隙壁區域（οχ丨de spacer regions) 22。其中所述氧化矽間隙壁區域2 2包含 有摻雜材質（dopant material)，其在後續的回火製程 (annealing process)中可擴散至所述半導體基板1〇中。 接下來請參考圖一 β，在所述孔洞3 8的底壁上形成閘極 氧化矽層（gate oxide layer)24。其次在所述孔洞38及介 電層36上形成一層複晶碎層（polysilicon layer)40，再 以化學機械研磨法（CMP process)將位於所述孔洞38外的 複晶矽層40去除，如圖一 B所示。 接下來請參考圖一C’將所述介電層3 6去除，以裸露 出所述墊氧化矽層3 4和所述氧化矽間隙壁區域2 2的外壁。 接下來在所述孔洞3 8的兩旁形成源極/¾極區域1 4 / 1 6。 最後如圖一 D所示，進行一回火製程（anneaiing

第5頁 4 620 8 Ο 五、發明說明（3) process)-將包含於所述氧化矽間隙壁區域2 2内之摻雜材 質擴散（out-diffuse)至所述半導體基板10中，以形成源 極 /汲極延展區域（source/drain extension regions) 30 ’其包覆所述氧化矽間隙壁區域22，以將所述 源極/汲極區域14/16連接至位於閘極氧化矽層（gate oxide layer)24下方之通道區域（channel region)。後續 在所述墊氧化矽層3 4上形成氮化矽間隙壁1 9，並形成金屬 接觸點32，26’以完成所述具超越微影極限（beyond photolithography limit)之廉：入式閘極（recessed-gate) 之金氧半場效電晶體的製程。 惟’根據前述之習知技術，所能獲致最短之通道區域 的長度取決於所使用之步進機或掃描機之微影極限，在使 用機台固定的條件之下’使用傳統技術將無法進一步降低 通道區域之長度（channel length)。 因此’發展出一種新的方法，以形成通道區域之長度 小於微影極限的金氧半場效電晶體，特別是具嵌入式閘極 之金氧半場效電晶體’便成為積體電路業界一項十分重要 的課題。 發明之概述： 本發明之主要目的是提供一種形成金氧半場效電晶體 (M0SFET)的方法。 本發明之次要目的是提供一種具超越微影極限 (beyond photolithography limit)之嵌入式閘極

462080 五、發明說明（4) (recessed-gate)之金氧半場效電晶體的形成方法 本發明之製程首先在一半導體基板上形成第一介電 二介電層，並在所述第二介電層上形成第一開口。 所述第一開口的側壁上形成第一間隙壁，並去除所 開口内之所述第一介電層。接下來利用非等向性钱 在所述半導體基板上形成一溝渠，並在所述渠溝的 形成含有摻雜材質的第二間隙壁。接著在所述溝渠 上形成一層閘極介電層，最後形成所述金氧半場效 的源極電極、汲極電極和嵌入式閘極之電極。 本發明的重點在於，利用本發明技術所形成之 場效電晶體的通道長度小於所述第一開口的寬度。 成所述第一開口的微影製程係以微影極限進行，因 本發明技術所形成之金氧半場效電晶體的通道長度 影極限’其差異為第一間隙壁之寬度的兩倍， 至5 0 0埃之間。 、 圖號說明： 1 〇半導體基板 2 2氧化矽間隙壁區域 2 6金屬接觸點 3 4墊氧化矽層 3 8孔洞 半導體基板 1 9氮化矽間隙壁 2 4閘極氧化矽層 3 2金屬接觸點 3 6介電層 4 0複晶矽層 11 2淺渠溝隔離 層和第 後續在 述第一 刻技術 側壁上 的底壁 電晶體 金氧半 通常形 此利用 小於微 2 0 0埃 462080 五、發明說明（5) 1 14第一介電層 1 1 8第一開口 1 2 2第一氧化矽間隙壁 1 2 6渠溝 13 0閘極介電層 134#雜離子 1 3 8源極/汲極延展區域 1 4 2金屬接觸點 Π 6第二介電層 1 2 0第三介電層 12 4第二開口 1 2 8第二氧化矽間隙壁 132導電層 1 3 6源極/汲極區域 14 0第三間隙壁 144金屬接觸點 本發明係揭露一種形成金氧半場效電晶體（MOSMT)的 方法’特別疋關於一種具超越微影極限（beyond photolithography limit)之報人式閉極（recesse(j-gate) 之金氧半場效電晶體的形成方法。 首先請參考圖二A，其為本發明中形成淺渠溝隔離、 第一介電層和第二介電層的製程剖面圖。首先提供一 p型 單晶的半導體基板11 0，並在所述半導體基板1丨〇上形成淺 渠溝隔離（shallow trench isolation regions;STI) 1 1 2。接下來’利用傳統的化學氣相沉積技術在所述半導 體基板1 1 0上陸續形成第一介電層11 4和第二介電層I! 所述淺渠溝隔離1 1 2的形成方法，係首先利用傳統的微影 及非等向性蝕刻技術在所述半導體基板110的表面上形成 淺渠溝（shallow trenches)。在將光阻以氧氣電漿去除之 後，利用低壓化學沉積法（LPCVD)或電漿增強式化學沉積 法（PECVD)形成一層氧化矽層以填滿該淺渠溝，再利用化 4 620 8 Ο 五、發明說明（6) 學機械研磨法（CMP)將半導體基板π〇表面上的該氧化矽層 去除。所述第一介電層11 4係以傳統之低壓化學沉積法 (1^^0)或電漿增強式化學沉積法（？£：(：〇)所形成，其厚度 介於5 0至2 0 0埃之間。所述第一介電層u 4係二氧化矽 層、氧化鈦層（Ti02)或氧化鈕層（Ta205 )。所述第二介電 層11 6係氮化石夕層（siiicori nitride)或氛氧化石夕層 (silicon oxynitride)，以傳統之低壓化學沉積法. (LPCVD)或電漿增強式化學沉積法（PECVD)所形成，其厚度 介於1000至200 0埃之間《其中所述第一介電層114和第 二介電層1 1 6之間必須有蝕刻選擇性。 接下來請參考圖二Β，利用微影及非等向性蝕刻技術 在所述第二介電層11 6上形成第一開口 π 8。所述非等向性 触刻係以所述第一介電層1丨4為蝕刻終點。在本發明的一 個實施例中’所述微影製程係在微影極限 (photolithography limit)下進行之。 接下來請參考圖二C，在所述第二介電層116和第一開 口 11 8之上形成第三介電層12〇，其為一層二氧化矽層。 接下來請參考圖二]}’利用非等向性蝕刻技術在所述第一 開口 11 8的側壁上形成第一氧化矽間隙壁1 2 2，亦同時形成 第二開口 1 24。所述非等向性蝕刻係利用CHF3做為蝕刻氣 體。所述第二開口 1 2 4的寬度小於所述第一開口 11 8的寬度 (其差異為第一氧化矽間隙壁2 2之寬度的兩倍），如圖二 D所示。 接下來請參考圊二E，利用非等向性姑刻技術以c 1 2為

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五，發明說明（7) 反應氣體，在所述第二開口 12 4内之半導體基板110上形成 渠溝1 2 6。因為C 1 2僅會蝕刻矽基板而不會蝕刻氧化矽層戈 氮化矽層，因此所述渠溝1 2 6的寬度和所述第二開口 1 2 4的 寬度相同。如前所述，因所述第二開口 1 2 4的寬度小於所 述第一開口 11 8的寬度，在第一開口 11 8之微影製程在微影 極限的情形之下，所述第二開口 1 2 4的寬度便小於微影極 限《在本發明的一個實施例中，所述渠溝1 2 6的寬度小於 0 . 1微米；在本發明的另一個實施例中，所述渠溝1 2 6的寬 度等於0. 1微米；在本發明的另一個實施例中，所述渠溝 1 2 6的寬度介於0 . 1微米至0 · 2微米之間。 接下來請參考圈二F，在所述渠溝12 6的側壁上形成含 有摻雜材質之第二氧化矽間隙壁1 2 8。後續進行一道濕蝕 刻製程，以去除半導體基板上之表面缺陷。接下來，在所 述渠溝1 2 6内的半導體基板上形成一層閘極介電層130。 在形成所述第二氧化矽間隙壁1 2 8的製程中，首先利 用傳統之PECVD或LPCVD技術形成一層含有摻雜材質之二氧 化碎層，再利用非等向性钱刻技術對上述二氧化石夕廣進行 回蝕刻’以形成第二氧化矽間隙壁1 2 8。所述第二氧化矽 間隙壁1 2 8含有P型雜質（例如β )或n型雜質（例如a s或p )， 使其在後續的回火製程（annealing process)中可擴散 (〇Ut-diffUSe)至所述半導體基板11〇中。所述濕蝕刻製程 係以NH4F和HF之混合溶液執行之。所述閘極介電層i 3〇係 氧化石夕層或含氮之氧化石夕層，以熱氧化技術或化學氣相沉 積法所形；其厚度介於1〇埃至5〇埃之間。在本發明的一

五、發明說明（8) 個實施例中，所述閘極介電層13 0的厚度為2 0埃；在本發 明的另一個實施例中’所述閘極介電層1 30的厚度小於2〇 埃。 接下來請參考圖二G’在所述閘極介電層第二氧 化石夕間隙壁1 2 8和第二介電層11 6之上形成一層導電層 132’其厚度介於1〇〇 〇埃至3 0 〇 〇埃之間。所述導電層1 3 2係 一層摻有P型或N型雜質的複晶碎層，由傳統之低壓化學沉 積法（LPCVD)或電漿增強式化學沉積法（pECVD)所形成。在 本發明的一個實施例中’所述雜質係在導電層1 3 2的沉積 過程中同步沉積（in-situ)而摻入導電層132中；在本發明 的另一個實施例中’係先形成本徵的（i n t r i n s i c )複晶矽 層，再以離子佈植技術將所述雜質掺入所述導電層132 中 。 後續請參考圖二Η，利用一平坦化製程 (planarization process)將位於渠溝12 6外之導電層132 去除’以形成閘極插塞（gate plug)132A。在本發明的一 個實施例中’其中所述平坦化製程是化學機械研磨法 (CMP);在本發明的另一個實施例中，其中所述平坦化製 程是回蝕刻法。

接下來請參考圖二I，進行一道選擇性蝕刻製程，以 將所述第二介電層11 6去除。在本發明的一個實施例中， 所述選擇性蝕刻製程係以濕蝕刻技術進行，將半導體基板 110浸入熱磷酸溶液中。接下來，利用傳統之離子佈值技 術形成植入摻雜離子1 3 4以形成源極/汲極區域1 3 6。對於N

462080 五、發明說明（9) - 塑金氧半場效電晶體而言，所述源極/汲極區域i 36的摻雜 離子係砷Us)或磷（P)離子；對於p型金氧半場效電晶體 而言，所述源極/汲極區域136的摻雜離子係硼（B)離子。 所述源極/汲極區域136的摻雜濃度介於2E15 t〇 9E15離 子/平方公分之間；離子的植入能量介於丨5至25 keV2 間’使摻雜離子的植入深度介於1 0 0 0至2 0 0 0埃之間。 接下來請參考圖二J’進行一回火製程（annealing p r 〇 c e s s ) ’將包含於所述第二氧化矽間隙壁區域1 2 8内之 摻雜材質擴散（〇ut-diffuse)至所述半導體基板11〇中，以 形成源極/及極延展區域（source/drain extension regions)138，其包覆所述第二氧化矽間隙壁區域128，以 將所述源極/汲極區域1 3 6連接至位於閘極介電層1 3 0下方 之通道區域（channel region)。後續形成一層介電層，再 以非等向性蝕刻技術進行回蝕刻，在所述第一氧化矽間隙 壁1 2 2的側壁上形成第三間隙壁1 4 0。 最後，以傳統的技術進行一連串之沉積、微影、和蝕 刻的步驟，以形成所述源極/汲極區域的金屬接觸點 (metal contact)14 4及所述閉極插塞的金屬接觸點（metal contact)142，以完成本發明所揭露之具超越微影極限 (beyond photolithography limit)之嵌入式閘極 (recessed-gate)之金氧半場效電晶體。所述金屬接觸點 可以為金屬鎢、銅 '或銅鋁合金等等’其可以運用許多不 同的技術進行沉積，諸如化學氣相沉積法、藏鍍法 (sputtering)、高密度感應柄合電黎（high-density

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d 〇2G 8Q 五、發明說明（10) inductively coupled plasma; ICP)沉積法、或高密度離 子化金屬電漿（high-density ionized metal plasma; IMP)沉積法等等。 本發明的重點在於，利用本發明技術所形成之金氧半 場效電晶體的通道長度小於所述第一開口 Π 8的寬度。通 常形成所述第一開口 1 1 8的微影製程係以微影極限進行， 因此利用本發明技術所形成之金氧半場效電晶體的通道長 度小於微影極限，其差異為第一氧化矽間隙壁2 2之寬度的 兩倍，介於20 0埃至50 0埃之間。 以上所述係利用較佳實施例詳細說明本發明，而非限 制本發明的範圍，而且熟知此技藝的人士亦能明瞭，適當 而作些微的改變與調整，仍將不失本發明之要義所在，亦 不脫離本發明之精神和範圍。

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462080 圖式簡單說明 圖示說明： 介電:和^ ^ 圖一 B是習知技毯 化石夕層和閘極導電/的4孔洞的底壁上形成 圖-c是習知技二製程剖面圖。 圖。 对中將所述介電層去除的製程 圖一 D疋習知技藝中士 , , 朁肀疋成具肷入式閘極 、recessed-gate)之合翁坐 ρ 4 h r 阁-士政金氧+场政電晶體的製程剖召 圖一 A疋本發明中形成淺 二介電層的製程剖面圖。 第 圖二B是本發明中利用微影及非 述第二介電層上形成第一開口的製程二：。]技 圖一 C疋本發明中形成第三介電層的製程剖面 圖二D是本發明中形成第一氧化矽間隙壁的製 圖二E是本發明中形成渠溝的製程剖面圖。 圖二F是本發明中形成含有掺雜材質之第二氧 隙壁的製程剖面圖》 圖一 G疋本發明中形成一層導電層的製程剖面 圖一 Η疋本發明中形成閘極插塞的製程剖面圖 圖二I是本發明中將所述第二介電層的製程剖 圖二J是本發明中完成本發明所揭露之具超越 限（beyond photol i thography 1 imit)之嵌入式閘 矽層、 閘極氧 剖面 圖。 層和第 術在所 圖。 程剖面 化矽間 圖。 〇 面圖。 微影極 極 B C： 圖式簡單說明 (recessed-gate )之金氧半場效電晶體的製程剖面圖 1B· 第15頁

Claims (1)

1. 462080 六、申請專利範圍 l —種具超越微影極限（beyond photolithography limit)之敌入式閘極（recessed-gate)之金氧半場效電 晶體的形成方法，其步驟包含： a_在一半導體基板上形成第一介電層和第— ,^ 不〜介電層； b. 在所述第二介電層上形成第一開口； c. 在所述第一開口的側壁上形成第一間 ^ 丨泉壁’並去除所 述第一開口内之所述第一介電層； d 利用非等向性钱刻技術在所述半導體 渠； 守瓶基板上形成一溝 e. 在所述渠溝的侧壁上形成含有摻雜材 壁； 貧的第二間隙 f. 在所述溝渠的底壁上形成一層閘極介 §·形成所述金氧半場效電晶體的源極電 θ Λ及 嵌入式閘極之電極。 、没極電極和 2·如申請專利範圍第1項之具超越微影極限 ， 之金氣半場效電晶體的形成方法，其中嵌入式閘極 和第二介電層具有蝕刻選擇性。 逑第一介電層 3·^申請專利範圍第1項之之具超越微影極 山 極之金氧半場效電晶體的形成方法，I 之嵌入式閘 層是氧化矽層。 /、所述第一介電 如申請專利範圍第1項之具超越微影極限之嵌入式間極

   第16頁 462080 六、申請專利範圍 之金氧半場效電晶體的形成方法，其中所述第二介電層 的厚度介於1 0 0 0埃至2 0 0 0埃之間。 5 .如申請專利範圍第1項之具超越微影極限之嵌入式閘極 之金氧半場效電晶體的形成方法，其中所述第二介電層 是氮化碎層。 6 .如申請專利範圍第1項之具超越微影極限之嵌入式閘極 之金氧半場效電晶體的形成方法，其中所述第二介電層 是氮氧化矽層。 7 .如申請專利範圍第1項之具超越微影極限之嵌入式閘極 之金氧半場效電晶體的形成方法，其中所述第一開口是 藉由傳統之微影及非等向性蝕刻製程所形成，其中所述 非等向性蝕刻製程係以所述第一介電層之頂部為蝕刻終 點。 8.如申請專利範圍第1項之具超越微影極限之嵌入式閘極 之金氧半場效電晶體的形成方法，其中所述形成所述金 氧半場效電晶體的源極電極、汲極電極和嵌入式閘極之 電極的方法包含有： a. 形成一導電層以填滿所述渠溝； b. 將所述導電層中位於所述渠溝外的部分去除，以形成 閘極插塞（gate plug);

   第17頁 462080 六、申請專利範圍 C.將所述第二介電層去除； d, 形成源極/汲極區域以及源極/汲極延展區域； e. 在所述第一間隙壁的側壁上形成第三間隙壁；以及 f .形成所述源極/汲極區域及所述閘極插塞的金屬接觸 點(metal contact)0 9 .如申請專利範圍第8項之具超越微影極限之嵌入式閘極 之金氧半場效電晶體的形成方法，其中將所述導電層中 位於所述渠溝外的部分去除的方法，係利用化學機械研 磨製程。 1 0 .如申請專利範圍第8項之具超越微影極限之嵌入式閘極 之金氧半場效電晶體的形成方法，其中所述形成源極/ 没極區域的方法，係利用離子佈植技術。 1 1.如申請專利範圍第8項之具超越微影極限之嵌入式閘極 之金氧半場效電晶體的形成方法，其中所述形成源極/ 汲極延展區域的方法，係利用一回火製芦將所述第二間 隙壁内之掺雜材質擴散出來。 1 2 .如申請專利範圍第8項之具超越微影極限之嵌入式閘極 之金氧半場效電晶體的形成方法，其中所述形成第一間 隙壁、第二間隙壁、與第三間隙壁的方法，係先利用傳 統之化學氣相沉積製程沉積一層介電層，再利用非等向

   第18頁 462080 六、申請專利範圍 性姓刻技術進行回银刻。 13·種具超越微影極限（beyond photolithography limit)之嵌入式閘極（recessed-gate)之金氧半場效電 晶體的形成方法，其步驟包含： a. 在一半導體基板上形成第一介電層和第二介電層，其 中所述第一介電層和第二介電層具有蝕刻選擇性； b. 在所述第二介電層上形成第一開口； c. 在所述第一開口的侧辟卜取士、银 的伸j璧上开乂成第—間隙壁，並去除所 述第一開口内之所述第一介電層； d. 用非等向性蝕刻技術在所述半導體基板上形成一溝 ej所述渠溝的侧壁上形成含有摻雜材質的第二間隙 f. 在所述溝渠的底壁上形成—層閑極 g. 形成一導電層以填滿所述渠溝； ， h. 將所述導電層中位於所述準 闡炼Μ空^ + ,、 米屢外的邹分去除’以形成 閉極插塞（gate plug); i·將所述第二介電層去除； 成源極/汲極區域以及源極，汲 •在所述第-間隙壁的側壁上形成第三間隙壁；以及 1.开> 成所述源極Λ及極區域及所a ,,,+ ^ 久所迷閘極插塞的金屬接觸 點 Cmetal contact)。

   462080 六、申請專利範圍 1 4.如申請專利範圍第1 3項之具超越微影極限之嵌入式閘 極之金氧半場效電晶體的形成方法，其中所述第一開口 是藉由傳統之微影及非等向性蝕刻製程所形成，其中所 述非等向性蝕刻製程係以所述第一介電層之頂部為蝕刻 終點。 1 5 .如申請專利範圍第1 3項之具超越微影極限之嵌入式閘 極之金氧半場效電晶體的形成方法，其中所述閘極介電 層係以熱氧化製程所形成。 1 6 .如申請專利範圍第1 3項之具超越微影極限之嵌入式閘 極之金氧半場效電晶體的形成方法，其中所述閘極介電 層的厚度介於丨0埃至5 0埃之間。 1 7.如申請專利範圍第1 3項之具超越微影極限之嵌入式閘 極之金氧半場效電晶體的形成方法，其中將所述導電層 中位於所述渠溝外的部分去除的方法，係利用化學機械 研磨製程。 1 8 .如申請專利範圍第1 3項之具超越微影極限之嵌入式閘 極之金氧半場效電晶體的形成方法，其中所述形成源極 /汲極區域的方法，係利用離子佈植技術。 1 9 .如申請專利範圍第1 3項之具超越微影極限之嵌入式閘

   第20頁 462080 六、申請專利範圍 極之金氧半場效電晶體的形成方法，其中所述形成源極 /汲極延展區域的方法，係利用一回火製程將所述第二 間隙壁内之摻雜材質擴散出來。 2 0.如申請專利範圍第1 3項之具超越微影極限之嵌入式閘 極之金氧半場效電晶體的形成方法，其中所述形成第一 間隙壁、第二間隙壁、與第三間隙壁的方法，係先利用 傳統之化學氣相沉積製程沉積一層介電層，再利用非等 向性钱刻技術進行回姓刻。

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