TW459367B

TW459367B - A method and structure for improved alighment tolerance in multiple, singularized plugs

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Publication number: TW459367B
Application number: TW088114522A
Authority: TW
Inventors: Thomas A Figura
Original assignee: Micron Technology Inc
Priority date: 1998-08-25
Filing date: 1999-08-25
Publication date: 2001-10-11
Also published as: US6225208B1; US6897529B2; US6326295B1; US6323557B1; US20020038875A1; US6066552A; KR20010072952A; US20020036302A1; US6727538B2; KR100404829B1

Description

459367 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明說明（I ) 本發明之頜诚本發明大致係有關於半導體積體電路。更特定的是，本發明係有關於在多個單一插塞中改良的對準容差之方法與結構。本發明之背景積體電路，在數以千計的電子與電腦產品中之關鍵性的組件，係爲在一個共同的基底或是基板上所製造出的電氣組件之互相連線的網路。製造商一般係利用像是分層、摻雜、遮罩與蝕刻，以在一個以晶圓著稱的矽基板上建構出成千、甚至是數百萬個極小的電阻器、電晶體以及其它的電氣組件。該些組件接著被連線、或內連線，以整體地定義出像是電腦的記憶體之特定電路。內連線並且完成數百萬個極小的組件通常需要形成接觸插塞(plug)、將該些插塞以及組件覆蓋以一層絕緣的二氧化矽、並且接著在該絕緣層中蝕刻出窄的、但通常是深的孔洞以露出該些在下方的組件或是接觸插塞之部分。接著，該些孔洞被塡入另一種導電的材料、或是被發展成另外的組件之部分，例如用於記憶體單元之儲存節點。一種絕緣閘極之場效電晶體(IGFET)，例如是金屬-氧化物-半導體之場效電晶體(MOSFET)，是需要接觸插塞以及蝕刻出的孔洞用於連線到積體電路的其它部分之電氣組件之一實例。ICJFET經常被用於邏輯與記憶體晶片兩者的應用上。IGFET係利用一個閘極來控制底下的一條連接一源極與一汲極之表面通道。該通道、源極與汲極係位於一 3 先閱讀- 背

I 填 η裝頁訂本紙張尺度適用巾國國家標準（CNS)A4規格（210 X 297公釐） 459 367 A7 B7 五、發明說明（>) --------------裝--- ，： ί (請先閱讀背面之注意事項声填寫本頁) 半導體基板中，其中該源極與汲極係相反於該基板地被摻雜。該閘極係藉由像是閘極氧化物的絕緣層來與半導體基板隔開。IGFET的動作係涉及施加一個輸入電壓至該閘極，此係在該通道中建立起一個橫向的電場，以便於調變該通道的縱長方向的導電度。插塞接點以及接點開口是 IGFET中所需要來構成在源極與汲極區域之間的導電電路〇線· 目前產業上的要求是在個別的半導體晶片上推動朝向增加的容量，以便於產生更好的功能。此種對於增加的電路密度之努力已經透過在個別的組件之小型化上、表面層數、以及在個別的表面層之間的接點開口深度上的增進來加以實現。然而，正當設計法則(design nxle)已經縮減之際，層的定位或是從一表面層至下一表面層之接點的對準並未以同樣的進步速度改進。又因爲非常深的接點開口係包含些許的逐漸變窄而更加顯著地降低對準容差，因而該問題更加惡化。經濟部智慧財產局員工消費合作社印製因此，對於產生改良的包含接點插塞以及接點開口之形成的接點結構來改善半導體層之間的定位存在著持續不斷的需求。本發明之槪要上述有關層之間的定位容差之問題以及其它的問題均爲本發明所致力解決者，而此將藉由閱讀與硏究以下的說明書而瞭解。一種方法與結構係加以提供而給予改良後的成果。 4 本紙張尺度適用1ί1國國家標準（CNS)A4規格（21〇 x 297公楚〉 4 59 36 7 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明說明（>)) 尤其’本發明之一作爲說明的實施例係包含在一基板上的積體電路元件。該元件係包含多個沿著該基板間隔開來的半導體表面結構。多個插塞係在該多個表面結構之間接觸該基板。該多個插塞係包含一個內側的插塞以及一對外側的插塞。該外側對的每個插塞係形成在相鄰該內側的插塞之處並且在該內側的插塞之相對側邊之上。該外側對的每個插塞均具有一個覆蓋該等表面結構之區域的上方部分。一個內側的電氣接點係耦接到該內側的插塞並且與該等外側的插塞之上方部分藉由間隙壁(spacer)間隔開來。在另一實施例中’ 一種記憶體元件係加以提供。該記憶體元件係包含多條具有上表面之獨立的字元線。該些獨立之字元線係彼此間隔開來而形成在一基板之上》—個位元線插塞係位於一相鄰對的獨立之字元線之間。該位元線插塞具有一個位於該相鄰對的上表面之下方的上表面。一對儲存節點插塞係位於該位元線插塞的相鄰對之獨立的字元線之相對側邊上。該對儲存節點插塞係各具有一上表面位於該等獨立的字元線之上表面之上，且被形成在該相鄰的字元線之部分之上。一埋入式位元線係耦接至該位元線插塞。並且，一對相對的間隙壁係位於該相鄰對之獨立的字元線之上，使得該等間隙壁係將該埋入式位元線與該對儲存節點插塞隔開。在另一實施例中，一種資料處理系統係被提洪。該資料處理系統係包含藉由一條系統匯流排耦接在一起的一個中央處理單元以及一個記憶體元件。該記憶體元件係包含請先閱讀背

I 訂 Μ 本紙張尺度適用中國國家標準（CNS>A4規格（210x 297公釐） 4 ；9 3β 7 Α7 Β7 經濟部智慧財產局員工消費合作社印製五、發明說明（^) 上述的記憶體元件。本發明之另一實施例係包含一種在一基板上的多個半導體表面結構之間形成插塞之方法。該方法係包含在該等半導體表面結構上之一第一絕緣層中形成一第一開口。形成該第一*開口係包含露出位於該多個表面結構之間的基板之部分。一第一導電材料係被沉積於該第一開口中，以覆蓋該多個表面結構。一第二絕緣層係被形成橫過該第一導電材料。一第二開口係被形成在該基板之上的一源極區域中之第一導電材料內。形成該第二開口係包含露出該多個表面結構的一相鄰對之部分。該方法更包含在該第二開口的內側壁上形成間隙壁。形成該等間隙壁係包含將該第一導電材料區分成一個獨立於該相鄰對之下與之間的內側的插塞以及一對外側的插塞。該等外側的插塞也覆蓋該相鄰對之部分。此外，一第二導電材料係被形成在該第二開口中，且係藉由該等間隙壁與該等外側的插塞隔離。因此，一種用於在半導體層之間改良的對準容差之方法與結構係被提供。本發明係掲示一種新穎的用於形成具有增加的表面積、用於改良的對於具有逐漸變窄之接點開口之定位容差之個別的插塞接點之方法。本發明之該些與其它的實施例、特點、優點以及特徵將部分地於以下的說明中加以闡述，而其中部分對於熟習此項技術者在參考以下的本發明之說明以及參考圖式、或是藉由本發明之實施之後將會變得明瞭。本發明之特點、優點以及特徵係藉由特別是在所附的申請專利範圍中所指請先閱讀背意 Γ裝頁訂線本紙張尺度適用中國國家標準（CNS)A4規格（210*297公釐〉 459367 A7 _____B7__ 五、發明說明（<) 出的設備、過程以及組合來加以實現與獲得的。圖式之.簡要說明以下較佳實施例之詳細說明可以在結合以下的圖式閱讀時而得到最佳的瞭解，其中：圖1A，iB，1C-1，1D，1E與1F係爲說明包含接點插塞以及接點開口的積體電路元件之一實施例的剖面圖。圖1C-2係爲圖1C-1中所示的剖面圖之俯視圖。圖1C-3係爲圖1C-2中所示的基板之週邊部分的俯視圖。圖2係爲說明根據本發明之教示的積體電路元件之― 實施例的剖面圖。圖3係爲說明根據本發明之教示的資料處理系統之一實施例的方塊圖。丰要元件圖號之簡要說明 100基板 101汲極區域 1〇2半導體表面結構 1〇4第一絕緣層(氧化層） 105第一開口（主動區域槽） 106第一導電材料 107源極區域 108第二絕緣層(Si3N4層） 110第二開口（接點開口、位元線開口） 111內側的插塞(位元線插塞） 7 ^紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) 一經濟部智慧財產局員工消費合作社印*'^ 5 9 35 7 ^ 、 A? 你年 <r 月1^: _ —，t ΐ-，蟀充 β7 五、發明說明（6 ) 112間隙壁 113外側的插塞(儲存節點插塞） 1 15-1~1 15-N 槽區域 119週邊部分 120第二導電材料(位元線） 124絕緣層 126第三絕緣層 130接點區域(接點開口） 150、151 光阻 200基板 202半導體表面結構(獨立的字元線、獨立的快閃記憶體單元） 204絕緣層 206A、206B、206C 插塞 207上方部份 212間隙壁、220內側的電氣接點(埋入式位元線） 226絕緣層 230外側的接點區域(儲存節點） 250積體電路元件 300資料處理系統 & 304中央處理單元 310系統匯流排 330記憶體元件 _ 4衣--------訂"·--------線一 (請先間讀背面之注意事項再填寫本頁) 本紙張尺度適用中固國家標準（CNS)A.l規格（210 X 297公t ) 459367 五、發明說明（7 )

ESBEE 在以下的本發明之詳細說明中，其係參考該構成本發明之一部份的附圖，且其中係藉由說明而顯示本發明可加以實施的具體實施例。這些實施例係以足夠讓熟習此項技術者能夠實施本發明的詳細程度來加以描述。在不脫離本發明之範疇之下，其它的實施例亦可加以利用，且亦可對於結構、邏輯與電氣上做改變。在以下的說明中所用的名詞晶圓與基板係包含任何具有一露出的表面之結構，以該表面來形成本發明的積體電路(ic)。該名詞基板係被認爲是包含有半導體晶圓。該名詞基板也被用來指在製程期間的半導體結構，而可能包含其它已經被製作在其上的層。晶圓與基板兩者係包含摻雜後與未摻雜的半導體、由一基底半導體或絕緣體所支撐的磊晶半導體層、以及其它爲熟習此項技術者所熟知的半導體結構。該名詞導體係被認爲是包含有半導體，而該名詞絕緣體則被定義爲包含任何比稱作爲導體的材料較不導電的材料。因此，以下的詳細說明並非採用一種限制性的意思。在本案中所用的名詞“水平的”係被定義爲一個大致平行於晶圓或是基板的習知平面或是表面之平面，而不胃言亥晶圓或是基板的方向爲何。該名詞"‘垂直的”係指大致正交於以上所定義之水平的方向。像是“在..之上”、“上方的”、 “側邊”(如在“側壁”中）、“較高的”、“較低的”、“在.·之上” 、“在..之下”的介系詞係被定義爲相對於在晶圓或是基板的 9 (請先閱讀背面之注咅？事項再填寫本頁) 裝--------訂--------- 經濟部智慧財產局員工消費合作社印製本纸張尺度適用中i國家標準（CNS)A4規格（210 公釐） Λ7 Β7 459367 JV ' ί- ; i 五、發明說明（a 上表面之上的習知平面或是表面，而不管該晶圓或是基板的方向爲何。在此整份說明書中’ s‘n+”的命名係指被重摻雜n型半導體材料的半導體材料，例如單晶砂或是多晶砂。同樣地，“P+”的命名係指被重摻雜p型半導體材料的半導體材料。“η-”與“P-”的命名係分別指輕摻雜η與p型半導體材料。圖1A-1F係爲說明一個用以製作一種包含接點插塞以及接點開口的積體電路元件之實施例的剖面圖。圖1Α係說明其中IGFET或單純的爲電晶體的製作在已經透過以第一絕緣層104覆蓋汲極與源極區域ι〇1與1〇7、以及多個在基板100之上的半導體表面結構102之際的結構。在一實施例中’該第一絕緣層104係包含已經利用化學氣相沉積(CVD)而被塗覆的氧化層1〇4。光阻150係被塗覆並且被曝光來形成將被形成於該第一絕緣層104之中的第一開口或是主動區域槽105之圖案。此結構係如同圖1Α 中所示。、圖1Β係說明下一序列的製程步驟之後的結構。該第一絕緣層104係利用任何適當的技術，例如反應性離子蝕刻法(RIE)來加以蝕刻。或者是，該絕緣層104可以利用緩衝的氧化物蝕刻法(ΒΟΕ)來加以除去。接著，該光阻係利用習知的光阻剝去技術來加以除去。此蝕刻的製程係形成第一開口 105或是主動區域槽1〇5於該第一絕緣層1〇4之中。形成該第一開口 105係包含將整體以109表示的多個半導體表面結構102之部分露出，並且包含將被露出的多 10 . 1 一 ^--------^---------$-"- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度鮮辟（CNS)A.m格⑽X 297公£ 經濟部智慧財產局員Η消費合作社印製 4 59 36 7 ^%年月&日修正/更正/補充入7 ___________ B7 五、發明說明（？）個半導體表面結構102之間的基板100之部分露出。接著種桌一導電材料106被沉積在該第一開口 1〇5或是主動區域槽105之中。在一實施例中，該第—導電材料1〇6 係包含多晶矽，並且是利用CVD加以沉積。如圖1B中所示’該第一導電材料106接著被平坦化而止於該第一絕緣層之上。該第一導電材料係利用任何適合的技術，例如是化學機械平坦化（CMP)、或者是均厚的（blanket)乾蝕刻製程來加以平坦化。一第二絕緣層108係被形成在該第 —導電材料10ό之上。該第二絕緣層108可包含利用任何適合的氧化技術，例如是熱氧化或是CVD製程而沉積的氧化層108。在另一實施例中，該第二絕緣層1〇8可包含一藉由CVD而形成的氮化矽(Si3N4)層ι〇8。其結構現如圖 1B中所示。圖1〇1係描繪在以下的製程步驟之序列後的結構。光阻151係被塗覆並且選擇性地被曝光以形成其中一個第二開口 110、接點開口 110、或是位元線開口 110在該第一導電林$4 106中、位於此結構中的源極區域之上而加以形成的圖案。在一實施例中，於該第一導電材料中形成該第二開口 110將會構成一個用於電晶體的位元線區域11〇。然後，該第二絕緣層108係利用任何適合的製程，例如是 RIE來加以移除。此蝕刻的製程係，持續到使得該第二開口或是接點開口 11〇持續地深入到該第一導電材料1〇6 之中。該第一導電材料也是利用一種RIE製程來加以蝕刻。在該第一導電材料106中形成該第二開口 U0係包含將本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I I I I J· Ί I — ii* — — — — 如-口， I I I--- I-- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 (¾年¢:.月拷正(正/辞充 Λ7 _____B7__ 五、發明說明（β) 一相鄰對109的多個半導體表面結構102之部分露出。在 —實施例中，該第一導電材料106被蝕刻到該相鄰對1〇9 的上表面之下。其結構現如圖1C-1中所示。圖1C-2是圖1C-1中所示的剖面圖式之俯視圖。如圖 1C-2中所示，該第一開口 1〇5或是主動區域槽105以及從圖1Α之後的步驟係覆蓋了一相鄰對109的多個表面結構之整個主動區域。在一實施例中，該相鄰對109的多個表面結構係包含一相鄰對的字元線以及其周圍的間隙壁109 。如圖1C-2之俯視圖中所示，該第二開口 11〇或是接點開口 110重疊成爲交錯的槽區域，在圖1C-2中表示爲 115-1，115-2, 115-3,…，Π5-Ν。圖1C-3係爲圖1C-2中所示的基板100之週邊部分 119的俯視圖。如圖1C-3中所示，第一導電材料1〇6也已經被形成在一些細長第一開口 105之中，該等第一開口係形成在基板1〇〇之週邊部分ι19之上。圖1D係描繪在下一組的製程步驟之後的結構。光阻係手Μ習知的光阻剝除技術來加以剝除。間隙壁U2接著被形成在該第二開口 110的內側壁面之上。該等間隙壁 112是藉由沉積一種絕緣材料，例如是二氧化矽(si〇2)或是氮化矽(Si3N4)到該第二開口 110之中而加以形成。該絕緣材料係利用任何適合的技術，例如^是CVD來加以沉積的。然後該絕緣材料被指向性地蝕刻，而使得間隙壁Π2僅形成在內側壁面上。在該第二開口 110的內側壁面之上形成間隙壁112係包括將第一導電材料分隔成爲一個在該相 12 中國國家標準（CN’S)A4規格（210 X 297公复) ' ' ----1.---· ^----装--------訂---------線 f I (請先閱讀背面之注意事項再填寫本頁) A7 「37 4 59 36 7 五、發明說明（）鄰對109之下以及之間的內側的插塞m。在該內側壁面之上形成間隙壁Π2更包括將第—導電材料1〇6分隔成爲一對外側的插塞113 ^然而，該等外側的插塞113也覆蓋該相鄰對的上表面之部分。在一範例的實施例中，形成該內側的插塞πι係構成形成一位元線插塞U1。同樣地，在一範例的實施例中，形成該對外側的插塞113係構成形成一對儲存節點插塞113。此結構現如同圖1D中所示〇圖1E係描繪在下一序列的製程步驟之後的結構。一第二導電材料120係形成在該第二開口 u〇之中。在一範例的實施例中’形成該第二導電材料120係包含形成一條位元線12〇。在一實施例中，該第二導電材料12〇係包含一種由耐火的金屬-多晶矽之自行對準矽化(salicidation)的製程所形成的合金。此種自行對準矽化的製程以及其它的金屬化技術係爲執業於半導體製造領域者所能理解，故在此不加以詳述。在另一實施例中，該第二導電材料12〇係包含'利用CVD製程而沉積出的多晶较。接著，一後續的絕緣層、或是位元線絕緣層Π4係利用習知的技術而形成，以絕緣或是埋覆該第二導電材料120並且提供一個其上可以製作另外的金屬化層以及半導體層之表面。完成上述製程的技術並不構成本發明結構的‘部份，因此不在此提出。然而，此種技術將爲執業於半導體製造領域者在閱讀本說明書時能夠理解。此結構現如同圖1E中所示。在圖1F中，此結構的一個範例實施例係被描繪，其 13 本紙張尺度適用中國國家標準（CNS)A4規烙（210 X 297公:g ) ---- ^----一>取--------訂 *--------一 . (請先M讀背面之注意事項再填寫本頁〕經濟部智慧財產局員工消費合作社印製 Λ7 B7 459367

^0 ； V 五、發明說明（/2 ) 中該第三絕緣層I26係被形成。此外，接點區域no、或是接點開口 130已經依據習知的半導體製程步驟來加以製作。該等接點開口 13 0係提供此方式更淸楚的描繪，藉由此方式之下，該對外側的插塞之較大的表面積係容許有顯著增進的對準容差。例如，此方法與結構係輕易地有助於在IGFET中形成埋入式位元線120之後形成電氣接點或是電容儲存節點。圖2係爲說明根據本發明之教示的積體電路元件250 、或是記憶體元件250的一個實施例之剖面圖。如圖2中所示，該結構係包含一基板200，其中多個半導體表面結構2〇2係沿著該基板200間隔開。在一實施例中，該基板 2〇〇係包含一種摻雜後的矽結構。在另一實施例中，該基板200係包含一絕緣層。在又一範例實施例中，該基板 200可包含一單晶矽(Si)的基體區域，此區域已經用p型摻雜物來加以摻雜以形成一個p型的基體區域。該基板200 於是將亦包含一個第一源極/汲極區域以及一個第二源極/ 汲極、區域於此基板200之中，其已經用η型摻雜物來加以摻雜以形成η型的源極/汲極區域。同樣地，在剛剛提及之該些組件中的摻雜類型可加以顛倒，以產生另一種導電方式於該基板之中。在一實施例中，該多個半導體表面結構係包括沿著該基板的表面延伸之獮立的字元線202。在另一實施例中，該多個半導體表面結構係包括獨立的快閃記憶體單元202。一些總體以206表示的插塞206Α ' 206Β 與2〇6C係形成到基板200、介於該些表面結構202與絕緣 14 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (靖先閱讀背面之注意事項再填寫本頁) 我--------訂1 線ί 經濟部智慧財產局員工消費合作社印製經濟部智慧財產局員Η消費合作社印製 45936 7 ^ ; Λ7 ^6 Ϊ (f ___ 二_B7 五、發明說明（/?) 層204之間的電氣接點。在一實施例中，該多個插塞2〇6 係包括多晶砍的插塞。特定地說，該多個插塞係包含一個內側的插塞206B 以及一對外側的插塞、或是外部對2〇6A與206C。在一範例的實施例中，該內側的插塞2〇6B係包含一個位元線插塞，且被形成在該該多個半導體表面結構202之上表面之下。同時，在一範例的實施例中，該對外側的插塞206A 與206C係包括儲存節點插塞206A與206C。該外部對 206A與206C的每個插塞係形成與該內側的插塞206B相鄰且在該內側的插塞206B的相反側邊處。同樣地，每一外部對206A與206C均包含一個上方部份207。該上方部份207係覆蓋表面結構2〇2的區域。再者，一個內側的電氣接點220係耦接到該內側的插塞206B。在一範例的實施例中，該內側的電氣接點220係包含一條埋入式位元線 220。該內側的電氣接點220係藉由一對相對的間隙壁212 而與該外部對206A與206C的上方部份2〇7隔開。在一實施例i-中，該對相對的間隙壁212係包含一對相對的二氧化矽(Si02)間隙壁212。在另一實施例中，該對相對的間隙壁係包含一對相對的氮化砂（Si3N4)間隙壁212 ° 在一實施例中，該積體電路元件係包含一對外側的接點區域230，該接點區域23(f可包含由任何適當的材料所構成之儲存節點23〇、或是儲存節點之接點。同樣地，該對外側的接點區域230可包含由任何適當的金屬化材料所構成之漸縮的（tapered)電氣接點230。該等接點區域 Ί.---：：----^^--------訂---------線 ί (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用t國國家標準（CNS)/VJ規格（21〇χ 297公釐）經濟即智慧財產局員工消費合作社印製 459 36 7 「命& 知舔屯/f正，補充 B7 五、發明說明（fv) 230各自透過一絕緣層226而耦接至該對外側的插塞206A 與206C的其中之一。在一實施例中，該積體電路元件250 可包含一動態隨機存取記憶體(DRAM)。並且，在另一實施例中，該積體電路元件250係包含一同步隨機存取記憶體（SRAM)或甚至是一電氣可抹除可程式化唯讀記憶體 (EEPROM)。圖3係爲一個說明根據本發明之一實施例的資料處理系統300之方塊圖。圖3係描繪該資料處理系統係包含一個中央處理單元(CPU)304。該CPU 304係經由一條系統匯流排310而通訊地耦接·至一記憶體元件330。該記憶體元件係包含有關於圖2而設置之上述的記憶體元件。CPU 3〇4以及系統匯流排310均爲普通具有該項技術者所熟知。該等CPU 304以及系統匯流排310在許多適合用於本發明實施的形式均爲可購得的。熟習此項技術者將認知且能夠利用此種合適的元件於本發明。因此，該等CPU 304以及系統匯流排310的詳細說明在此並不提供。結論、一種用於增進在多個、獨立的插塞中之對準容差的改良方法與結構已被提供。本發明揭示了一種新穎的形成具有增加的表面積、用於改良半導體層之間的對準之個別的插塞接點之方法。同時，此改良的插塞接點特別適於接納具有任何逐漸變窄的接點之構成。由此種設計加以形成的 IGFET以及其它的元件可被利用在各種有利的應用中，諸如邏輯或是記憶體中。 16 本紙張尺度適用中國國家標準（CNSM4規格（210 ^97公釐〉 .1 rr----f 裝--------訂---------線| I (請先閱讀背面之注意事項再填寫本頁) 459367 Λ7 ③年tr月$正，;t正/¾充 B7 五、發明說明（/ο 雖然特定的實施例已經在此加以描繪與說明，但是一般具有此項技術者將明瞭任何被計劃來獲得相同的目的之配置均可以替代所呈現之特定的實施例。本案意欲涵蓋本發明之任何修改與變化。應瞭解的是上述的說明係意欲說明性、而非限制性的。本發明之範疇係包含其中上述的結構與製造方法被利用的任何其它之應用。本發明之範疇應參照所附的申請專利範圍以及該等申請專利範圍之均等物的整個範疇。 -------------；装--------訂---- (請先閱讀背面之注意事項再填寫本頁)

I 1 I I I 經濟部智慧財產局員工消費合作社印製本纸張尺度適用中國國家標準（CNS)A4規格（21G Χ29Γ公1 )

Claims

9 5 4 年 /)/) 一.:- ί ¾ ABiCD 六、申請專利範圍 1. 一種在一基板上的積體電路元件，其係包括：多個沿著該基板間隔開的半導體表面結構；多個接觸在該多個表面結構之間的基板之插塞，其中該多個插塞係包含一個內側的插塞以及一對外側的插塞，該對外側的插塞係各自形成在相鄰該內側的插塞之處並且在該內側的插塞之相對側邊之上，該對外側的插塞係各自具有上方部分’其中該等上方部分係覆蓋該等表面結構之上表面，其中該內側的插塞係在該等表面結構之上表面之下；一個內側的電氣接點’其係耦接到該內側的插塞並且與該等外側的插塞之上方部分藉由一對相對的間隙壁間隔開來；以及一對外側的接點區域’其中每個外側的接點區域係耦接至該等外側的插塞之其中之一。 2. 如申請專利範圍第1項之元件’其中該元件更包含一對外側的接點區域，其中每個外側的接點係分別耦接至該外'側對的插塞之其中之一。 3. 如申請專利範圍第2項之元件’其中該對外側的插塞係包含儲存節點插塞，並且其中該等外側的接點區域係包含儲存節點。、 4. 如申請翻賴第，1項之元件，其中_個半導體表面結構係包含獨ϋ的子兀線。 5. 如申請翻麵第1項之元件’其中該多個半導體表面結構係包含獨立的快閃記憶體單元° 1 (請先聞讀背面之注意事項再填寫本頁) 訂經濟部智慧財產局員工消費合作社印製本紙張尺度逋用中國國家標準（CNS ) A4规格（210X297公釐） 459367 A8 B8 C8 —— —_ D8 六' 申請專利範圍 6. 如申請專利範圍第1項之元件，其中該內側的插塞係被形成在該多個半導體表面結構之一上表面之下。 7. 如申請專利範圍第1項之元件，其中該多個插塞係包含多晶矽插塞。 8. 如申請專利範圍第1項之元件，其中該內側的插塞係包含一位元線插塞，並且其中該內側的電氣接點係包含一位元線接點。 9. 如申請專利範圍第1項之元件，其中該元件係包含 —動態隨機存取記憶體(DRAM)。 10. 如申請專利範圍第1項之元件，其中該元件係包含一同步隨機存取記憶體(SRAM)。 11. —種記憶體元件，其係包括：多個具有上表面之獨立的字元線，其中該等獨立的字元線係彼此間隔開來，且被形成在一基板之上：位於一相鄰對之獨立的字元線之間的位元線插塞，該位兀線插塞係具有一上表面位於該等獨立的字兀線之上表面之、下；一對位於該位元線插塞的相鄰對之獨立的字元線之相對側邊上的儲存節點插塞，其中該對儲存節點插塞係各具有一上表面位於該等獨立的字元線之上表面之上，且被形成在該相鄰的字元線之部分之上；A 、：一埋入式位元線，其係耦接至該位元線插塞；一對位於該相鄰對之獨立的字元線之上相對的間隙壁，其中該等間隙壁係將該埋入式位元線與該對儲存節點插 (請先閱讀背面之注意事項再填寫本頁) 訂 r 經.濟部智慧財產局員工消費合作社印製本紙張尺度逋用中國國家標率（CNS M4現格（210 X297公釐） ABCD 459367 六、申請專利範園塞隔開：以及 (請先閱讀背面之注意事項再填寫本頁) 一對儲存節點接點，其中每個儲存節點接點係耦接至該等儲存節點插塞之其中之一。 12. 如申請專利範圍第11項之記憶體元件，其中該位元線插塞係包含多晶矽。 13. 如申請專利範圍第11項之記憶體元件，其中該對儲存節點插塞係包含多晶矽。 14. 如申請專利範圍第11項之記憶體元件，其中該記憶體元件更包含一對儲存節點接點，其中每個儲存節點接點係各自耦接至該些儲存節點插塞的其中之一。 15. 如申請專利範圍第11項之記憶體元件，其中該記憶體元件係包含一動態隨機存取記憶體(DRAM)。 16. 如申請專利範圍第Π項之記憶體元件，其中該記憶體元件係包含一同步隨機存取記憶體(SRAM)。 Π.—種資料處理系統，其係包括：一中央處理單元； •、一記憶體元件，其中該記憶體元件係包括：經濟部智慧財產局員工消費合作社印製多個具有上表面之獨立的字元線，其中該等獨立的字元線係彼此間隔開來，且被形成在一基板之上；位於一相鄰對之獨立的字元線之間的位元線插塞，該位元線插塞係具有一上表面位於該等獨立的字元線之上表面之下；一對位於該位元線插塞的相鄰之字元線之相對側邊上的儲存節點插塞，其中該對儲存節點插塞係各具有一上表本紙張尺度適用中國國家樣隼（CNS ) A4規格（210X 297公釐） 459367 8 8 8 8 ABCD TV、申清專利範圍面位於該等獨立的字元線之上表面之上，且被形成在該相鄰的字元線部分之上；一埋入式位元線’其係耦接至該位元線插塞；一對位於該對之相鄰的字元線之上且將該埋入式位元線與該對儲存節點插塞隔開之相對的間隙壁；以及一對外側接點區域，其中每個外側接點區域係耦接至該等儲存節點插塞之其中之一；以及一用以通訊地耦接該中央處理單元與該記憶體元件之系統匯流排。 18. 如申請專利範圍第Π項之資料處理系統，其中該位兀線插塞係包含多晶石夕。 19. 如申請專利範圍第Π項之資料處理系統，其中該對儲存節點插塞係包含多晶矽。 20. 如申請專利範圍第17項之資料處理系統，其中該記憶體元件更包含一對儲存節點接點，其中每個儲存節點接點係各自耦接至該些儲存節點插塞的其中之一。 41.如申請專利範圍第17項之資料處理系統’其中該記億體元件係包含一動態隨機存取記憶體(DRAM) ° 22. 如申請專利範圍第17項之資料處理系統’其中該記憶體元件係包含一同步隨機存取記憶體(SRAM)。 23. —種在一基板上的多個半導體表面結構之間形成插塞之方法，其係包括：在該等半導體表面結構上之一第一絕緣層中形成一第一開口，其中形成該第一開口係包含露出該多個半導體表 4 適财晒家餅（CNS ) A4規格（21GX別公釐） (請先閱讀背面之注意事項再填寫本頁) ,4- 訂經濟部智慧財A局員工消費合作社印製 4 59 36 8 8 8 8 ABCD 六、申請專利範圍面結構之部分，並且包含露出位於該多個表面結構之間的基板之部分，沉積一第一導電材料於該第一開口中，以覆蓋該多個表面結構；形成一第二絕緣層橫過該第一導電材料；在該基板之上的一源極區域中之第一導電材料內形成一第二開口，其中形成該第二開口係包含露出該多個表面結構的一相鄰對之部分；在該第二開口的內側壁上形成間隙壁，其中形成該等間隙壁係包含將該第一導電材料區分成一個獨立於該相鄰對之下與之間的內側的插塞以及一對外側的插塞，其中該等外側的插塞也覆蓋該相鄰對之部分；並且將一第二導電材料形成在該第二開口中，藉此該第二導電材料係藉由該等間隙壁與該等外側的插塞隔離。 24. 如申請專利範圍第23項之方法，其中該方法更包括： ‘、形成一第三絕緣層橫過該基板之表面的第二絕緣層；並且在一汲極區域中形成一第一接點開口，其中形成該接點開口係露出該對外側的插塞其中之一插塞的部分。 25. 如申請專利範圍第24項之方法，其中該方法更包括在一第二汲極區域中形成一第二接點開口，其中形成該第二接點開口係露出該對外側的插塞中之另一個插塞的部分。 5 {請先閱讀背面之注意事項再填寫本頁) 、1T 铲經濟部智慧財產局員工消費合作社印製本紙張尺度適用中國國家標準（CNS > A4規格（210 X 公釐） 459367 8 8 8 8 ABCD 經濟部智慧財產局員工消費合作社印製六、申請專利範圍如申請專利範圍第25項之方法，其中在該第一與第二汲極區域中形成該第一與第二接點開口係包含形成一對儲存節點區域。 2厂如申請專利範圍第23項之方法，其中沉積一第一導電材料係包括沉積多晶矽。 28.如申請專利範圍第23項之方法，其中在該第二開口的內側壁上彤成間隙壁係包含形成氧化物的間隙壁。 29_如申請專利範圍第23項之方法，其中在該第二開口的內側壁上形成間隙壁係包含形成氮化物的間隙壁。如申請專利範圍第23項之方法，其中將該第一導電材料區分成一個內側的插塞係包含形成一個位元線插塞〇 31. 如申請專利範圍第23項之方法，其中將該第一導電材料區分成外側的插塞係包含形成一對儲存節點插塞。 32. 如申請專利範圍第23項之方法，其中在該源極區域中之第一導電材料內形成一第二開口係包含形成一個位兀線、區域。 33·如申請專利範圍第23項之方法’其中將一第二導電材料形成在該第二開口中係包含形成一埋入式位元線。 6 本紙悵尺度通用中國國家標隼（CNS ) Α4現格（210X297公釐） ----..--------^ ,4------訂------铲 (請先閱讀背面之注意事項再填寫本頁)