TW459293B - Forming method of metal oxide semiconductor field effect transistor with recessed-gate - Google Patents

Description

L ;r、4 5 9 2 9 3__ 五、發明說明（1) 發明領域： 本發明係揭露一種形成金氧半場效電晶體（MOSFET)的 方法，特別是關於一種具叙入式閘極（recessed-gate)之 金氧半場效電晶體的形成方法。 發明背景： 近年來隨著半導體製程工業以及半導體設備工業的快 速進步’超大型積體電路（ultra-large scale

integrated c i r cu i t s ; ULS I)‘的產業有著極為快速的發 展。超大型積體電路通常由為數龐大的金氧半場效電晶體 (MOSFETs)所組成，其中每一個金氧半場效電晶體包含一 源極（source)和一汲極（drain) ’以及位於二者之間的閘 極（gate)。為求增加積體電路之元件密度（device density)和操作速率（operating speed)，必須不斷地努 力縮小電晶體的特徵尺寸（feature size)。特別的是， 晶體之p型通道或N型通道的通道長度（channel iength)* 兀件的操作速率習習相關，為求增加積體電路的操作速、 率，勢必不斷地努力縮小電晶體的通道長度。 =m曰日體的通道長度縮短的關鍵技術在於微影製 ? 。 1 graphy pr〇cess)。習知技術是以步進機 (stepper)來進行微影製程，近年來為求達到更小尺寸的 微影極限（photo 1 i v 1 . , +、 寸的 (scanners ^ # ^ ^ 獲致最短之電晶體的通道^般^，在微影製程中所能 通道長度，便等於所述步進機或掃插

第4頁 …A5929 3 — 五、發明說明（2) 機之微影極限〇 為了形成通道長度為次0.1微米（sub-〇_lum)級的電晶 體’美國專利第6, 093, 94 7號專利中揭露了 一種具嵌入式 閘極（recessed-gate)的金氧半場效電晶體。請參考圖 一’依據前揭專利案的第二實施例，首先在一半導體基板 1 0上陸續形成一層墊氧化妙層（pad oxide layer) 3 4和一 層介電層36’其中所述半導體基板10上包含有複數個淺 渠溝隔離區域（shallow trench isolation regions)、源 極區域（source regions)14和汲極區域（drain regions 16。其次’在所述半導體基板10上形成一孔洞（h〇le) 3 8，其包含有底壁及側壁^接下來先形成一層氧化矽層， 再利用非等向性姓刻技術進行回蚀刻，以在所述孔洞3 8的 侧壁上形成氧化石夕間隙壁區域（oxide spa.cer regions) 22〇 接下来請參考圖二，在所述孔洞3 8的底壁上形成閘極 氧化矽層（gate oxide layer) 24»其次在所述孔洞38及介 電層36上形成一層複晶梦層（polysilicon layer)40，再 以化學機械研磨法（CMP process )將位於所述孔洞38外的 複晶石夕層4 0去除，如圖二所示。 接下來請參考圖三，將所述介電層36去除，以裸露出 所述墊氧化矽層3 4和所述氧化矽間隙壁區域2 2的外壁。 最後如圖四所示’在所述墊氧化矽層3 4上形成氮化矽間隙 壁19’並形成金屬接觸點32, 26’以完成所述具嵌入式閘 極（『606836(113丈6)之金氧半場效電晶體的製程。

.,Δ59293 -------' -------- 五、發明説明（3) 惟，根據前述之習知技術，其所形成之金氧半場效電 晶體的通道長度取決於所述氧化矽間隙壁區域22間的間 隔，而所述氧化矽間隙壁區域22間的間隔則取決於原始之 氣化梦層的厚度以及回银刻製程之飯刻終點的掌控。以目 前之化學氣相沉積技術而言’並不易在一片寸的半導體 基板上形成厚度絕對均勻的氧化矽層；尤有甚者，回蝕刻 製程之#刻終點的掌握更是相當地困難。因此在實際製程 中，氧化矽間隙壁區域2 2間的間隔大小以及間隔的均句度 非常難以控制。其結果使得在一 >} 8吋的半導體基板上所 形成之金氧半場效電晶體之通道長度相當地不一致，使得 所形成電晶體之起始電壓（threshold voltage )和飽和電 流（saturation current)等電性不正確且歧異度甚大。 因此’發展出一種新的方法以形成具有精確且穩定之 電性的金氧半場效電晶體，特別是具嵌入式閘極之金氧半 場效電晶體’便成為積體電路業界一項十分重要的課題。 發明之概述： 本發明之主要目的是提供一種形成金氧半場效電晶體 (M0SFET)的方法。 本發明之次要目的是提供一種具嵌入式閘極 (recess ed-gate)之金氧半場效電晶體的形成方法。 本發明之製程首先在一半導體基板上形成淺渠溝隔 離’再利用傳統的微影及離子佈值技術形成源極/汲極區 域’並在所述半導體基板上陸續形成第一介電層和第二介

第6頁 五、發明說明（4) 電層’其中所述第一介電層和第二介電層之間必須有蝕刻 選擇性。接下來利用微影及非等向性蝕刻技術在所述半導 體基板上形成渠溝。所述渠溝係位於源極/汲極區域之 間’延伸穿透部分之源極/汲極區域。 接下來為本發明重點所在，對所述半導體基板進行熱 氧化製程（thermal oxidation process)，以在所述渠溝

内形成一層氧化矽層，其厚度介於100埃至3〇〇埃之間β接 下來利用非等向性蝕刻技術蝕刻所述氧化矽層，將位於渠 溝底壁上之水平方向的氧化梦層去除，以在所述渠溝的側 壁上形成第一間隙壁。本發明的特徵在於，所述第一間隙 壁之間的距離可以精確地控制’其原因是所述氧化矽層是 以熱氧化製程所形成，其厚度可以精確地控制，並且在整 個半導想基板上之厚度的均勻性極佳β

接下來在所述渠溝内之底壁上形成一層閘極介電層， 其厚度為20埃或小於20埃。其次形成一層導電層，再利用 一平坦化製程（planarization process)將位於渠溝外之 導電層去除’以形成閘極插塞（gate plug)。後續進行— 道選擇性蝕刻製程’將所述第二介電層去除，並在所述第 一間隙壁的側壁上形成第二間隙壁。最後，以傳統的技術 進行一連串之沉積、微影、和蝕刻的步驟，以形成所述源 極/沒極區域的金屬接觸點（metal contact)及所述閘極^ 塞的金屬接觸點（metal contact)’以完成本發明所揭露 之具嵌入式間極（recessed-gate)之金氧半場效電晶體。 本發明的重點在於’所述第一間隙壁之間的距離可、

第7頁 \ 1 4592¾3 五、發明說明（5) 精確地控制’其原因是所述氧化碎層是以熱氧化製程所形 成’其厚度可以精確地控制，並且在整個半導體基板上之 厚度的均勻性極佳。因此’後續在所述渠溝内所形成之金 氧半場效電晶體之閘極的通道長度便可以精確地控制，並 且在整個半導體基板上每一電晶體之通道長度相當一致。 如此一來，利用本發明之技術所形成之具有嵌入式閘極之 金.氧半場效電晶體便可獲致極穩定且控制精確的電性，諸 如所述金氧半場效電晶體的起始電壓和飽和電流都可精確 地控制’並且在整個半導體基板上的每一電晶體的電性都 相當地一致。 圖號說明： 1 9氮化矽間隙壁 2 4閘極氧化石夕層 3 2金屬接觸點 3 6介電層 4 0複晶矽層 1 2 0淺渠溝隔離 14 0第一介電層 180渠溝 2 3 0第一間隙壁 3 2 0導電層 4 2 0金屬接觸點

10半導體基板 2 2氧化矽間隙壁區域 2 6金屬接觸點 3 4墊乳化;6夕層 3 8孔洞 100半導體基板 1 3 0源極/汲極區域 1 6 0第二介電層 2 2 0氧化石夕層 3 0 0閘極介電層 4 00第二間隙壁 ! '^A59293 五、發明說明（6) 4 4 0金屬接觸點 本發明係揭露一種形成金氧半場效電晶體（MOSFET)的 方法’特別是關於—種具叙入式閘椏（recessed-gate)之 金氧半場效電晶體的形成方法。 首先請參考圖五，其為本發明中形成淺渠溝隔離、第 —介電層和第二介電層的製程刮面圖β首先提供一 P型單 晶的半導體基板1 〇〇，並在所述半導體基板1 00上形成淺渠 溝隔離（shallow trench isolation regions;STI) 120。 接下來’利用傳統的微影及離子佈值技術形成源極/汲極 區域130’並在所述半導體基板1〇〇上陸續形成第一介電層 14 0和第二介電層ΐ6〇β 所述淺渠溝隔離1 2 0的形成方法，係首先利用傳統的 微影及非等向性蝕刻技術在所述半導體基板丨〇 〇的表面上 形成淺渠溝（shallow trenches)。在將光阻以氧氣電漿去 除之後，利用低壓化學沉積法（LPCVD)或電漿增強式化學 沉積法（PECVD)形成一層氧化矽層以填滿該淺渠溝，再利 用化學機械研磨法（CMP)將半導體基板1〇〇表面上的該氧化 破層去除。對於N型金氧半場效電晶體而言，所述源極/汲 極區域1 30的換雜離子係神（As)或構（P)離子；對於p型 金氧半場效電晶體而言，所述源極/没極區域1 3〇的摻雜離 子係硼（B )離子。所述源極/沒極區域1 3 〇的摻雜漢度介於 2E15 to 9E15離子/平方公分之間；離子的植入能&量介於 1 5至 2 5 k e V之間’使推雜離子的植入深度介於1QQ0至

第9頁 459293___ 五、發明說明（7) " ' ---1 2 0 0 0埃之間。所述第一介電層1 4 0係以傳統之低壓化學沉 積法（LPCVD)或電漿增強式化學沉積法（PECVI))所形成，其 -厚度介於50至20 0埃之間。所述第一介電層14 0係二氧化 矽層、氧化鈦層（Ti02)或氧化鈕層（Ta2〇5)。所述第二介 電層1 60係氣化石夕層（silicon nitride)或氣氧化石夕層 (silicon oxynitride)’以傳統之低壓化學沉積法 (LPCVD)或電漿增強式化學沉積法（pECVD)所形成，其厚度 介於1000至200 0埃之間β其中所述第一介電層HO和第 二介電層1 6 0之間必須有蝕刻選擇性。 接下來請參考圖六’利用微影及非等向性蝕刻技術在 ς〕 所述半導體基板100上形成渠溝180〇所述渠溝180係位於 源極/汲極區域1 3 0之間，延伸穿透部分之源極/没極區域 1 3 0，如圖六所示。在本發明的一個實施例中，所述渠溝 — 的寬度小於0, 1微米；在本發明的另一個實施例中，所述 渠溝的寬度等於0. 1微米》 接下來請參考圖七’其為本發明重點所在，將所述半 導體基板100進行熱氧化製程（thermal oxidation process)’在所述渠溝18 0内形成一層氧化矽層220，其厚 度介於1 0 0埃至3 0 0埃之間》本發明利用熱氧化製程形成所 述氧化矽層2 2 0的目的，在於使用熱氧化製轉可以精確地 Q 控制所形成之氧化矽層的厚度，且在整個半導體基板1〇〇 上之厚度均勻性極佳《此外’因為所述氧化矽層2 2 0係利 用熱氧化製程所形成’因此所形成之氧化矽層2 2 0會深入 所述渠溝1 8 0的底壁和側壁内，如圖七所示。

459293 五、發明說明（8) 接下來請參考圖八，利用非等向性蝕刻技術蝕刻所述 氧化石夕層2 2 0 ’將位於渠溝1 8 0底壁上之水平方向的氧化矽 層22 0去除’以在所述渠溝180的側壁上形成第一間隙壁 2 3 〇 °本發明的特徵在於，所述第一間隙壁2 3 0之間的距離 可以精確地控制’其原因是所述氧化矽層2 2 0是以熱氧化 技術所形成’其厚度可以精確地控制，並且在整個半導體 基板1 0 0上之厚度的均勻性極佳。 接下來進行一道濕蝕刻製程，以NH4F和 HF的混合溶 液對所述半導體基板1 0 0進行濕蝕刻，以去除半導體基板 1 0 0表面上的晶格缺陷。其中所述Ν η 4 F和 H F的混合溶液 僅會姓刻矽基板’對於其他各層不會有損害。 接下來請參考圖九，在所述渠溝18 0内之底壁的半導 體基板1 0 0上形成一層閘極介電層3 〇 所述閘極介電層 30 0為一層氧化矽層或含氮的氧化矽層，利用熱氧化製程 或化學氣相沉積法所形成。在本發明的一個實施例中，所 述閘極介電層3 0 0的厚度為20埃；在本發明的另一個實施 例中，所述閘極介電層3 0 0的厚度小於2 〇埃β 接下來形成一層導電層320，其位於所述閘極介電層 30 0和第二介電層16 0之上，厚度介於1〇〇〇埃至300 0埃之 間。所述導電層3 2 0係一層摻有p型或ν型雜質的複晶矽 層，由傳統之低壓化學沉積法（LPCVD)或電漿增強式化學 沉積法（PECVD )所形成。在本發明的_一個實施例中，所述 雜質係在導電層32 0的沉積過程中同步沉積（in-situ)而摻 入導電層320中；在本發明的另一個實施例中，係先形成

第11頁 w 五、發明說明（9) ' — 本徵的（intrinsic)複晶矽層，再以離子佈植技術將所述— 雜質摻入所述導電層320中。 後續請參考圖十，利用—平坦化製程（planarizati〇n process)將位於渠溝18〇外之導電層32〇去除，以形成閘 極插塞（gate plug) 320A。在本發明的一個實施例中，其 中所述平坦化製程是化學機械研磨法（cMp广在本發明的 另一個實施例中.，其中所述平坦化製程是回蝕刻法。 接下來請參考圖十一，進行一道選擇性蝕刻製程，以 將所述第二介電層1 6 〇去除。在本發明的一個實施例中， 所述選擇性蝕刻製程係以濕蝕刻技術進行，將半導體基板( 1 0 0浸入熱磷酸溶液中。 接下來請參考圖十二，首先形成—層介電層，再以非 等向性蝕刻技術進行回蝕刻，在所述第一間隙壁2 2 〇的側 壁上形成第二間隙壁4 0 0。 最後’以傳統的技術進行一連_之沉積、微影、和蝕 刻的步驟’以形成所述源極/汲極區域的金屬接觸點 (metal contact)44 0及所述閘極插塞的金屬接觸點（jjjetal contact) 42 0’以完成本發明所揭露之具嵌入式閘極 (recessed-gate)之金氧半場效電晶體。所述金屬接觸點 可以為金屬鶴、銅、或鋼鋁合金等等，其可以運用許多不 V 同的技術進行沉積，諸如化學氣相沉積法、濺鍍法 (sputtering)、高密度感應耦合電襞（high-density inductively coupled plasma; ICP)沉積法、或高密度離 子化金屬電漿（high-density ionized metal plasma;

IHH 第12頁 459293 五、發明說明（10) IMP)沉積法等等。 本發明的重點在於，所述第一門 可以精確地控制，其原因是所述氧^ 30之間的距離 製程……度可以精確=發=是：熱氧化 基板上之厚度的均勻性極佳。^ 在整個半導體 。内所形成之金氧半場效電晶體之閘極：通溝 以精確地控制，並且在整個半導體基板^ 〇 〇上 又便可 之通道長度松當地一致。如此一來，利用^热每一電晶體 形成之具有嵌入式閘極之金氧半場效電Β :明之技術所 定且控制精確的電性，諸如所述金氧半場效極穩 電壓和飽和電流都可精確地控制，並且在整個起始 1 0 0上有極佳的均勻性。 基板 以上所述係利用較佳實施例詳細說明本發明，而 制本發明的範圍，而且熟知此技藝的人士亦能明瞭，非限 而作些微的改變與調整’仍將不失本發明之要義戶斤在適當 不脫離本發明之精神和範圍° -亦

,m4592^3 圖式簡單說明 圖示說明： 墊氧化矽 圖一是習知技藝中形成淺渠溝隔離 電層和孔洞的製程剖面圖。 離 π乳化矽層、介 圖二是習知技藝中在所逋孔 石夕層和開極導電層的製程剖面圖。 $成閘極氧化 圖三是習知技藝（φ j[客#、+< 圖四是習知技去除的製程剖面圖。 势〒兀•成具嵌入式閘極 fate)之金氧半場效電晶體的製程剖面圖。 ^ φ a ^發明中形成淺渠溝隔離、第一介電層和第二 介電層的製程剖面圏。 圖疋本發明中利用微影及非等向性银刻技術在所述 半導體基板上形成渠溝的製程剖面囷。 圖七是本發明中利用熱氧化製程在所述渠溝内形成一 層氧化矽層的製程剖面圖。 圖八是本發明中在所述渠溝的侧壁上形成第一間隙壁 的製程剖面圖。 圖九是本發明中在所述渠溝内之底壁—上形成一層閘極 介電層的製程剖面圖。 ο 圖十是，發明中形成閘極插塞的製程剖面圖。 圖十一是本發明中將所述第二介電層去除的製程剖面 圖。 圖十二是本發明中完成本發明所揭露之具嵌入式閘極 (recessed-gate)之金氧半場效電晶體的製程剖面圖。 Ι·Η 第14頁

Claims (1)

1. 459293 六、申請專利範圍 申請專利範圍 式閑極之金氧半場效電晶體的形成方法其 a，在一半導體基板上形成隔離區域； b. 在所述半導體基板上形成源極/汲極區域； c. 在所述半導體基板上陸續形成第一介電層和 層； d. 利用非等向性蝕刻技術在所述半暮 m . i干导骽基板上形成一溝 米 ， e.利用熱氧化技術形成一層氧化珍層； f 利用非等向性蝕刻技術在所述溝準的 杀的侧壁上形成第 ;以及 汲極電極和 g. 在所述溝渠的底壁上形成一層閘極介電層 h. 形成所述金氧半場效電晶體的源極電極、 嵌入式閘極之電極。 2. 如申請專利範圍第1項之具傲入式閘極之金氧半場效電 晶體的形成方法’其中所述第一介電層和第二介電層具 有蝕刻選擇性》 3. 如申請專利範圍第1項之具嵌入式閘極之金氧半場效電 晶體的形成方法’其中所述第一介電層是氧化石夕層。

   459293 六、申請專利範圍 4.如申請專利範圍第1項之具嵌入式閘極之金氧半場效電 晶體的形成方法，其中所述第二介電層的厚度介於1000 埃至2 0 0 0埃之間。 5 .如申請專利範圍第1項之具嵌入式閘極之金氧半場效電 晶體的形成方法，其中所述第二介電層是氮化矽層。 6 .如申請專利範圍第1項之具嵌入式閘極之金氧半場效電 晶體的形成方法，其中所述第二介電層是氮氧化矽層。 7.如申請專利範圍第1項之具嵌入式閘極之金氧半場效電 晶體的形成方法，其中所述渠溝的寬度小於0. 1微米。 _ 8 .如申請專利範圍第I項之具嵌入式閘極之金氧半場效電 晶體的形成方法，其中所述渠溝的寬度是0. 1微米。 9.如申請專利範圍第1項之具嵌入式閘極之金氧半場效電 晶體的形成方法，其中所述閘極介電層的厚度小於2 0 埃。. 1 0.如申請專利範圍第1項之具嵌入式閘極之金氧半場效電 晶體的形成方法，其中所述閘極介電層的厚度為2 0埃。 1 1.如申請專利範圍第1項之具嵌入式閘極之金氧半場效電

   第16頁 459293_ 六、申請專利範圍 晶體的形成方法， 晶體的源極電極、 更包含有： 其中步驟h之形成所述金氧半場效 汲極電極和嵌入式閘極之電極的方法 a. 形成一導電層以填滿所述渠溝； 除 以形成 b. 將所述導電層中位於所述渠溝外的部分去 閘極插塞（gate plug); 將所述第二介電層去除； d. 在所述閘極插塞的側壁上形成第二間隙壁；以及 e. 形成所述源極/汲極區域及所述閘極插塞的金屬接觸 點（metal contact)。 12·如申請專利範圍第u項之具嵌入式閘極之金氧半場效 電晶體的形成方法，其中所述導電層中位於所述渠溝外 的部分是以化學機械研磨法去除。 13,如申請專利範圍第^項之具嵌入式閘極之金氧半場效 電晶體的形成方法，其中所述形成第二間隙壁的方法係 先沉積一層介電層’再利用非等向性银刻技術進行回融 刻。 1 4. 一種具嵌入式閘極之金氧半場效電晶體的形成方法 其步驟包含： a. 在一半導體基板上形成隔離區域； b. 在所述半導體基板上形成源極/汲極區域； 459293 六、申請專利範園 C.在所述半導體基板上陸續形成第一介電層和第二介電 層，其中所述第一介電層和第二介電層具有银刻選擇 性： d. 利用非等向性蝕刻技術在所述半導體基板上形成一溝 渠； e. 利用熱氧化技術形成一層氧化石夕層； f. 利用非等向性蝕刻技術在所述溝渠的側壁上形成第一 間隙壁； g. 在所述溝渠的底壁上形成一層閘極介電層； h. 形成一導電層以填滿所述渠溝； i. 將所述導電層中位於所述渠溝外的部分去除，以形成 閘極插塞（gateplug); j. 將所述第二介電層去除； k. 在所述閘極插塞的側壁上形成第二間隙壁；以及 l. 形成所述源極/汲極區域及所述閘極插塞的金屬接觸 點(metal contact)。 1 5.如申請專利範圍第1 4項之具嵌入式閘極之金氧半場效 電晶體的形成方法，其中所述渠溝的寬度小於0. 1微 米。 1 6 .如申請專利範圍第1 4項之具嵌入式閘極之金氧半場效 電晶體的形成方法，其中所述渠溝的寬度是0. 1微米。

   第18頁 459293 六、申請專利範圍 1 7.如申請專利範圍第1 4項之具嵌入式閘極之金氧半場效 電晶體的形成方法，其中所述閘極介電層的厚度為2 0 埃。 1 8 .如申請專利範圍第1 4項之具嵌入式閘極之金氧半場效 電晶體的形成方法，其中所述閘極介電層的厚度小於2 0 埃。 . 1 9 .如申請專利範圍第1 4項之具嵌入式閘極·之金氧半場效 電晶體的形成方法，其中所述導電層中位於所述渠溝外 的部分是以化學機械研磨法去除》 2 0 .如申請專利範圍第1 4項之具嵌入式閘極之金氧半場效 電晶體的形成方法，其中所述形成第二間隙壁的方法係 先沉積一層介電層，再利用非等向性钱刻技術進行回钱 刻0

   第19頁