TW451377B - Reliability testing device and its testing method - Google Patents

Description

4 5ti37：f| ；； 五、發明說明（1) 本發明係有關於半導體積體電路測試技術，特別是有 關於適用於半導體積體電路之一種可靠度測試裝置及其測， 試方法。 採用MOS結構的半導體積體電路中，會因移動離子的 存在而造成MOS元件臨限電壓（threshold voltage)偏移的 現象’尤其是當元件溫度升高時，臨限電壓偏移的問題會 更加嚴重。已知臨限電壓偏移的現象’可能是肇因於諸如 Na+或K+等帶有正電荷之可移動離子存在於氧化層内之故， 因此’又稱之為移動正離子污染（positive mobile ionic . contamination ’下文以PMIC稱之）現象。 ，厂\ 當元件尺寸日益縮小之際，勢必會採用多層金屬結構^ 以符合大量的交連（inter connection)需求。但是，G. Barbottin and A. Vapaille, "Instability in Silicon Devices," vol. I, North-Ho11 and Amsterdam, 1 986 ' 以及在J. Cadenhead et al.，Abstract 390 p. 586，

The Electrochemical Society Extend Abstracts, vol. 93-1， Honolulu HI, May 16-21， 1 993 等文中，提出金屬 暨平坦化蝕刻、光阻移除等，是引入移動離子的主要製程 步驟。因此’會在晶圓階段（wafer leve!)施行一可靠度 測試（r e 1 i ab i 1 i t y t e s t)，以確定在何種製程階段引入了、j 可移動離子，並據以尋求減少甚或消弭PM IC的解決方案。 習知有配合SEM/EDS、XSEM、XTEM、以及三維S IMS等 儀器測量PM I C者。雖然，此等儀器有時可以精確地獲知移 動離子的數量及位置，但是，這些儀器均相當昂貴，尚且

五、發明說明（2) 需要專家操作暨分析所獲取之資訊；再者，係屬破壞性的 量測方法，測量效能（throughpu t)相當低。另外，有一種 利用M0S電容結構配合偏壓與溫度應力，量測電容量對電 壓（C-V)曲線，藉由平坦能帶電壓（flatband voltage)差 值，計算出可移動離子的濃度。但是，這種偏壓與溫度應 力測試方法，僅適用於薄氧化層，厚氧化層之平坦能帶電 壓變化並不明顯，故無法適用於量測厚氧化層之可移動離 子濃度β 再者，有一種稱做三肖電壓掃描（triangular vol tage sweep : TVS)的量測方法，係藉由可移動離子游 離至不同位置所造成的位移電流（displacement current)，而偵測出PMIC，由於信號相當微弱，故需加大 晶方面積’卻又因接面電容（junction capacitance)會造 成極大的實驗誤差《另外，美國專利第5, 751，015號揭示 一種藉由量測移動率（m〇bi 1 i ty)變化偵測PMIC者，卻需外 接昇溫源’且僅能對薄氧化層進行量測。 因此，本發明之一目的，在於提供一種可靠度測試裝 置及其測試方法，以低成本獲致極高的量測效能。

本發明之另一目的’在於提供一種可靠度測試裝置及 其測試方法，可適用於量測各種厚度之氧化層。 Q 本發明之再一目的’在於提供一種可靠度測試裝置及 其測試方法’可於晶圓階段施行’無需額外的昇溫源。 本發明之再另一目的，在於提供一種可靠度測試裝置 及其測試方法’可精確地偵測出移動離子的存在與否、以

4 5 113711 , 五、發明說明（3) ' 及等效濃度量。 為獲致本發明上述諸目的’本發明可藉由提供設置於 一半導體基底上之一種可靠度測試裝置來完成。此可靠度 測試裝置包括：絕緣結構、一MOS電晶體、一複晶砂層、又 一絕緣層、以及一金屬層。絕緣結構係設置於半導體基底 上，定義出一主動區》MOS電晶體經設置於主動區範園内 之半導體基底内，複晶矽層則設置於絕緣結構上。當一電 流流經複晶矽層時，因複晶矽層之阻值使得半導體基底溫 度歼商。而絕緣層覆於半導體基底表面，金屬層則設置於 絕緣層上，適位於MOS電晶體上方。 4 因此，本發明之可靠度測試裝置，可精確地偵測出移1 動離子的存在與否 '以及等效濃度量，適於晶圓階段施 行，無需額外的昇溫源。再者，以低成本獲致極高的量測 效能’而且適用於量測各種厚度之氧化層。 、此^卜，本發明可藉由提供一種可靠度測試裝置之測試 方法。首先，對金屬層施加一負電壓，M0S電晶體源/汲 極、閘極、基體極均連接至接地電位，使絕緣層内含離子 移動至金屬層與絕緣層介面。接著，量測源/汲極與基體 極間之第一接面漏電流。然後，對金屬層、閘極、基體施 加一正電壓，源/汲極連接至接地電位，使離子移動至源/0 汲極與基體極間介面。後續，量測源/汲極與基體極間間 之第二接面漏電流。最後，根據第一和第二接面漏電流， 獲知離子濃度。 據此’本發明之可靠度測試方法，可精確地偵測出移

第6頁 ^^Ι3 77ι 五、發明說明（4) 動離子的存在Μ ;、t、t 行，無需額外^昇阳源及等^辰度量，適於晶圓階段施 效能，而且適用於二再者’以低成本獲致極高的量測 Α媸士： J各種厚度之氧化層。 '' 發明之上述和其他目的、特微知！ 細說明如；文特舉-較佳實施例，並配合所附圖式，作詳 圖示之簡單說明： 第1圖係顯示根據本發明之可靠 實施例製於-半導體基底上之佈局頂視圖Μ 較佳 f圖係顯示沿第1圖ΙΗΙ線所截之剖面圖示. 第3Α圖所不為對金屬層施加負電壓之圖示 示為對金屬層施加正電壓之圖示。 圖所 符號說明： 卜MOS電晶體；2〜可移動離子；電流源；8〜 計；9〜Kelvin結構；1〇〜半導體基底；1卜井區；12〜 結構；13〜閘極氧化層；14 ~閘極電極層；1 5〜摻雜區' 複晶砍層，17〜絕緣層；以及，18〜金屬層β ° 實施例： 請參照第1圖’所示為根據本發明之可靠度測試裝 置、一較佳實施例製於一半導體基底上之佈局'頂視圖' 2圖所示係沿第1圖I I - 11線所截之剖面圖示。 如2圖所示’在半導體基底10之既定位置形成有一N型 井區11，而以絕緣結構12設置於基底1〇表面，在n型井[ 11範圍内界定出一主動區。此絕緣結構！ 2譬如可以是以局

五、發明說明（5) 部氧化法（LOCOS)所形成之場氧化物。一pM〇s電晶體1係形 成於主動區内，包括互為相隔之p型摻雜區15、—閘極介 電層13、以及一閘極電極層14等；其中’閘極介電層”位. 於P型捧雜區1 5間之N型井區11上，閘極電極層丨4則位於閘 極介電層13上。此外，複晶矽層16則覆於絕緣結構12表 面。一絕緣層17(通常為氧化矽物）覆於全般基底表面，而 以一金屬層18形成於絕緣層17上，此金屬層18寬度需較主 動區者為大’適覆於PM0S電晶體1上方。 如第1圖所示，一金屬繞線9係分佈於複晶矽層16上， 在端點3和4間連接電流源7，並在與端點3和4並聯之端點5 4 和6間，以一電壓計8進行量測，此一結構即通稱為KelvU η 測試結構。 根據本發明，係對複晶矽層1 6施加以電流做為加熱之 用，使得存在於絕緣層17内之κ+與Na+的移動率（m〇bility) =加，而能在短時間移動.至既定位置，達到量測的效果。 若以匕表示施加至複晶矽加熱器丨6的電流、R〇為複晶矽層 16在至概下之阻值、TCRpMy為複晶矽材質的阻值溫度係 數，則由下式可知，對複晶矽層1 6施加以電流可獲致調整 溫度之目的。 !p2 XR=IP XR0(l+TCRpoly X ΔΤ)⑴ Ο 再者’因為半導體基底1〇 (尤其是矽基底）是良好的 ,、、、導體相較於局部區域，即便是個很大的熱能匯集處 (thermal Slnk) ’因此’對複晶矽層16施加電流所獲致的 熱能’絕大多數是及至半導體基底1〇處。若以'表示複晶

4. 5 1 3 7 7 五、發明說明（6) 矽層1 6寬度、LP表示複晶矽層1 6寬度、K表示複晶矽材質 之熱傳導率（thermal conductivity)、以及h表示絕緣結 構1 2厚度，則式（1 )複晶矽層1 6功率耗散可表為下式：

Ip XR〇(l+TCRpoly AT)=KWPLP ΔΤ/h (2) 綜合式（1 )和（2 )，便可獲知Ip與A T的關係，據以調整電 流量獲致所需溫度值。例如，欲將複晶矽層1 6加熱至4 00 ° C，則需約500mA電流。 此外，本發明利用Kelvin結構9可立即（in-situ)地偵 測複晶矽加熱器1 6的溫度，以為調整測試溫度之依據。另. 外’尚可藉助於微處理控制器，便可將複晶矽加熱器1 6的〇 溫度誤差控制在；I %的範圍内。 【測量方法】 假若第2圖之絕緣層17散佈著若干可移動離子2，此等 可移動離子2譬如是K+或Na+。而K+或Na+之移動率如下： /z(Na+) = l. 〇 Xexp(-0. 66eV/kT) (cm2/Vsec) 私（K+) = 〇.〇3 Xexp(-1.09eV/kT) (cmVVsec) (3) 可知當複晶石夕層16加熱至約400。C時，K+或Na+離子可以在 一分鐘内移動至既定位置。 若欲施行本發明之測試方法，首先，對金屬層18施加 一負電壓，N型井區11、P型摻雜區15、以及閘極電極層14 〇 均連接至0V ’使得金屬層1 8與絕緣層丨7間存在約為 - 之電場強度。此時，複晶矽層16經加熱至約 3 0 0〜50 0。C持續約30秒〜2分鐘，使離子2移動至金屬層18 與絕緣層1 7介面處，即如第3A圖所示。

451377 五、發明說明（7) 然後，將複晶矽層16降低至室溫，量測N型井區11與？ 型摻雜區1 5間之接面漏電流，即為〖〇。 接下來’對金屬層13施加一正電壓，N型井區Η盥閘 極電極層14連接約5V電壓，P型摻雜區15連接至〇v，使得 金屬層18與絕緣層17間存在約為卜2MV/cm之電場強度。此 時，複晶矽層16經加熱至約30 0〜5〇〇。c持績約3〇秒~2分 鐘，使離子2移動至閘極電極層Μ下方、n型井區11與p型 摻雜區15間P/N介面處，即如第3B圖所示。 後續，將複晶矽層1 6降低至室溫，量測n型井區丨丨與卩 型摻雜區1 5間之接面漏電流，即為〗。。 、 最後’比較1〇與IG’ ，即可計算出移動離子濃度。 因此，本發明之可A度測試裝置及其測試方法，可精 確地偵測出移動離子的存在與否、以及等效濃度量，適於 晶圓階段施行，無需額外的昇溫源。再者，以低成本獲致 極高的量測效能，而且適用於量測各種厚度之氧化層。 —雖然本發明已以較佳實施例揭露如上，然其並非用以 限疋本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍内，當可作更動與潤飾，因此本發明之保護範圍當 視後附之申請專利範圍所界定者為準。

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Claims (1)

1. 451377, 六、申請專利範圍 1. 一種可靠度測試裝置，設置於一半導體基底上；該 可靠度測試裝置包括： 絕緣結構，設置於該半導體基底上，定義出一主動 區， 一 MOS電晶體，設置於該主動區範圍内之該半導體基 底内； —複晶矽層，設置於該絕緣結構上；當一電流流經該 複晶發層時5因該複晶砍層之阻值使得該半導體基底溫度 昇1¾ ; 一絕緣層，覆於該半導體基底表面；以及 —金屬層，設置於該絕緣層上，適位於該M 0S電晶體 上方。 2. 如申請專利範圍第1項所述之該可靠度測試裝置， 尚包括設置於該半導體基底内之一Ν型井區。 3. 如申請專利範圍第2項所述之該可靠度測試裝置， 其中，該MOS電晶體是設置於該Ν型井區内之一 PMOS電晶 體。 4. 如申請專利範圍第1項所述之該可靠度測試裝置， 尚包括設置於該複晶矽層上之一 Ke 1 ν i η結構。 5. —種可靠度測試裝置之測試方法，該可靠度測試裝 置包括設置於一半導體基底上之絕緣結構、設置於該半導 體基底上之一 MOS電晶體、設置於該絕緣結構上之一複晶 矽層、覆於該半導體基底表面之一絕緣層、以及設置於該 絕緣層上適位於該MOS電晶體上方之一金屬層；該測試方

   第11頁 45t377 六、申請專利範圍 法包括下列步驟 對該金屬層施加一負電壓，該Μ 〇 曰 極、基體極均連接至接地電位，使談電晶體源/汲極、閘 至該金屬層與該絕緣層介面； 、緣層内含離子移動 置測该源/没極與該基體極間之第— 對該金屬層、該閘極、該基體接面漏電流； 汲極連接至該接地電位，使該等離子 正電壓，該源/ 該基體極間介面； 至該源/汲極與 量測該源/沒極與該基體㈣間 <第二接面漏電流； Μ及 根據該等第一和第二接面漏電流’獲知該等離子濃 度。 7 ·如申請專利範圍第6項所述之 該加熱步驟之溫度約為3〇〇~5〇〇。C ° 8.如中請專利範圍第6項所述之==試方法， 該加熱步驟之時間持續約3〇秒多2分二$範圍。 9·如申請專利範圍第6項所述之^：、1/方=’ .结適且作-，--鍺構進=恤度置測 述之遠測試方法 6 ·如申請專利範園第5項所述之該測試方法，其中， 對該金屬層施加該負電壓之步驟中’尚以一電流流經該複 晶矽層進行加熱 其中， 其中， 尚以設 〇 ，其中^ 該測試方法 尚以一電流流經該複 置於該複晶矽層上之一 K e 1 ν i η 10.如申請專利範圍第5項戶斤 對該金屬層施加該正電壓之少雜十 晶石夕層進行加熱。

   第12貪 4 5 t. 3 T .. 六、申請專利範圍 11.如申請專利範圍第1 0項所述之該測試方法，其 中，該加熱步驟之溫度約為300~500° C。 1 2.如申請專利範圍第1 0項所述之該測試方法，其 中，該加熱步驟之時間持續約30秒至2分鐘間之範圍。 1 3.如申請專利範圍第1 0項所述之該測試方法，尚以 設置於該複晶砍層上之一K e 1 v i η結構進行溫度量測。

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