TW451313B - Manufacturing method of gate electrode sidewall silicide - Google Patents
Manufacturing method of gate electrode sidewall silicide Download PDFInfo
- Publication number
- TW451313B TW451313B TW088101872A TW88101872A TW451313B TW 451313 B TW451313 B TW 451313B TW 088101872 A TW088101872 A TW 088101872A TW 88101872 A TW88101872 A TW 88101872A TW 451313 B TW451313 B TW 451313B
- Authority
- TW
- Taiwan
- Prior art keywords
- metal
- gate electrode
- manufacturing
- patent application
- layer
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 28
- 229910021332 silicide Inorganic materials 0.000 title claims abstract description 27
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 title claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 59
- 239000004065 semiconductor Substances 0.000 claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 125000006850 spacer group Chemical group 0.000 claims abstract description 15
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 12
- 238000005468 ion implantation Methods 0.000 claims abstract description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 6
- 239000002184 metal Substances 0.000 claims description 64
- 229910052751 metal Inorganic materials 0.000 claims description 64
- 239000010936 titanium Substances 0.000 claims description 9
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 8
- 150000002500 ions Chemical class 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 229910052719 titanium Inorganic materials 0.000 claims description 8
- 238000001039 wet etching Methods 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 230000002079 cooperative effect Effects 0.000 claims description 5
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- 238000004544 sputter deposition Methods 0.000 claims description 4
- 238000005496 tempering Methods 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 2
- 229910044991 metal oxide Inorganic materials 0.000 claims 9
- 150000004706 metal oxides Chemical class 0.000 claims 9
- 239000013078 crystal Substances 0.000 claims 2
- 238000004898 kneading Methods 0.000 claims 2
- 239000004576 sand Substances 0.000 claims 2
- PCTMTFRHKVHKIS-BMFZQQSSSA-N (1s,3r,4e,6e,8e,10e,12e,14e,16e,18s,19r,20r,21s,25r,27r,30r,31r,33s,35r,37s,38r)-3-[(2r,3s,4s,5s,6r)-4-amino-3,5-dihydroxy-6-methyloxan-2-yl]oxy-19,25,27,30,31,33,35,37-octahydroxy-18,20,21-trimethyl-23-oxo-22,39-dioxabicyclo[33.3.1]nonatriaconta-4,6,8,10 Chemical compound C1C=C2C[C@@H](OS(O)(=O)=O)CC[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@H]([C@H](C)CCCC(C)C)[C@@]1(C)CC2.O[C@H]1[C@@H](N)[C@H](O)[C@@H](C)O[C@H]1O[C@H]1/C=C/C=C/C=C/C=C/C=C/C=C/C=C/[C@H](C)[C@@H](O)[C@@H](C)[C@H](C)OC(=O)C[C@H](O)C[C@H](O)CC[C@@H](O)[C@H](O)C[C@H](O)C[C@](O)(C[C@H](O)[C@H]2C(O)=O)O[C@H]2C1 PCTMTFRHKVHKIS-BMFZQQSSSA-N 0.000 claims 1
- 229910052770 Uranium Inorganic materials 0.000 claims 1
- 238000002513 implantation Methods 0.000 claims 1
- JFALSRSLKYAFGM-UHFFFAOYSA-N uranium(0) Chemical compound [U] JFALSRSLKYAFGM-UHFFFAOYSA-N 0.000 claims 1
- 238000005406 washing Methods 0.000 claims 1
- 239000000463 material Substances 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- -1 phosphorus ions Chemical class 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- 238000009736 wetting Methods 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000005034 decoration Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- IJKVHSBPTUYDLN-UHFFFAOYSA-N dihydroxy(oxo)silane Chemical compound O[Si](O)=O IJKVHSBPTUYDLN-UHFFFAOYSA-N 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- 235000015170 shellfish Nutrition 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Description
經濟部中央橾率局貝工消费合作杜印装 4513 13 at 4306lwJ'.doc/008 五、發明説明（丨） 本發明是有關於一種半導體兀件的製造方法，且特別 是有關於一種鬧極電極（Gate Electrode)側壁金屬砍化物 (Silicate)的製造方法。 金屬砂化合物是一種常見形成於半導體基底，例如用 於闊極或內連線上’用以降低阻値的材料，因爲金屬砂化 物在經過闻溫回火(annealing)之後，晶格結構會進行重排， 而消除缺陷（defects)，當金屬矽化物的缺陷減少至某一程 度後，新的無缺陷的晶粒(grain)，將取代原有晶粒，並在 原有的位置持續地擴大’此現象稱爲晶粒成長（grain growth)。此經過回火處理的金屬矽化合物會產生晶體 (crystalline)，其電阻値比回火前之非晶體(amorphous)的電 阻値低。因此，藉由在閘極電極以及源極/汲極與金屬連 線連接的介面形成一層金屬矽化物，可以降低閘極電極以 及源極/汲極與金屬連線連接的電阻値。 以下請參照第1A圖至第II圖’來說明習知一種閘極 電極金屬矽化物的製造方法。 首先，請參照第1A圖’提供一半導體基底1〇〇 ’此半 導體基底丨00具一淺溝渠隔離區（Shallow Trench Isolation)101和一主動區域(Active Area)103。在半導體基 底1〇〇上，依序形成一閘極氧化層(Gate 〇xide)102和多晶 砂（Polysilicon)層 104。 然後，請參照第1B圖，定義多晶矽層⑺4 ’以在半導 體基底100上，形成一閘極電極104a° 接著，請參照第1C圖’以聞極電極l〇4a虽罩幕’進 3 I--------0¾.— (#先閱讀背面之注f項再填窝本頁) 訂 本紙張尺度逋用中固國家標率（CNS ) A4現格（210X297公羡） A7 B7 451313 4306twf.doc/008 五、發明説明（^) 行一低濃度離子植入（Ion Implantation) ’以形成一輕接雜 源極/汲極結構（Light Doped Source/Drain Structure)106 ’ 例如塡入Ν·型離子的輕摻雜源極/汲極結構。 其後，請參照第1D圖，在半導體基底1〇〇上，形成 一緩衝氧化層（Buffer Oxide)108。然後’在緩衝氧化層108 上，形成一氮化矽層（Si3N4 Layer)110。 接著，請參照第1E圖，回蝕刻(Etching Back)去除部 分的氮化矽層Π〇及緩衝氧化層1〇8 ’以形成一間隙壁 (Spacer)l 10a。 然後，請參照第1 F圖，以間隙壁ll〇a和閘極電極l〇4a 爲罩幕，進行一高濃度離子植入，以形成一源極/汲極區 (Source/Drain)l丨2，例如塡入N+型離子的源極/汲極區。 其後，請參照第圖’以濕蝕刻法（Wetting Etching) ’ 去除在源極/汲極區Π2上的部分閘極氧化層102 ° 然後，請參照第1H圖’形成一金屬層113，覆蓋在半 導體基底1〇〇和閛極電極104a上。進行一高溫製程步驟’ 使得在閘極電極104a上和源極/汲極區112上的鈦金屬層 113與矽反應轉變爲金屬矽化物II4。 接著，請參照第Η圖’去除未轉變成金屬矽化物114 的剩餘的鈦金屬層II3。 由上述方法所製得閘極，因爲僅在閘極電極上方形成 有一金屬矽化物層，所以閘極電阻(Gate Resistance)很高(約 爲5D/Square)，造成半導體元件的操作速度衰退。 本發明提供一種聞極電極側壁金屬砂化物的製造方 本纸張尺度逍用中困國家#準（CNS M4規格（210x297公釐） 請 先 聞 項 再 I 本 頁 «濟部中央標準局貝工消费合作社印装 經濟部中央揉牟f工消费合作社印裂 451313 4306twr*.doc/008 五、發明説明U ) 法，在閘極上方與側壁均形成有金屬矽化物，可以降低閘 極電阻，以提高半導體元件的操作速度。 本發明的提出一種閘極電極側壁金屬矽化物的製造方 法，此方法包括：首先，提供一半導體基底，在半導體基 底上，依序形成一閘極氧化層和一導電層。接著，定義導 電層，以在半導體基底上，形成一閘極電極。然後，進行 一低濃度離子植入，以形成一輕摻雜源極/汲極。其後， 在半導體基底上，形成一氮化矽層。接著，回蝕刻去除部 分的氮化矽層，以形成一間隙壁。然後，以間隙壁和閘極 電極爲罩幕，進行一高濃度離子植入，以形成一源極/汲 極區。其後，去除在源極/汲極區上的部分閘極氧化層。 之後，去除間隙壁，露出閘極側壁，以及進行自行對準金 屬矽化物的製程。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下： 圖式之簡單說明： 第1A圖至第II圖是繪示習知一種閘極電極金屬矽化 物的製造流程的剖面示意圖；以及 第2A圖至第2J圖是繪示本發明一較佳實施例之一種 閘極電極金屬矽化物的製造流程的剖面示意圖。 圖式之標記說明： 100，200 :半導體基底 101，201 :淺溝渠隔離區 5 I-------------ir------or (請先聞讀背面之注^κ項再填寫本頁) 本纸張尺度逍用中國國家搞準（CNS ) A4it格（210X297公釐） «濟部中夬橾率局貝工消费合作社印策 4513 13 at 4306lwt'.doc/008 B7 五、發明説明（$ ) 102，202 :閘極氧化層 103，203 :主動區域 104 :多晶矽層 104a，204a :閘極電極 106，206 :輕摻雜源極/汲極結構 108 :緩衝氧化層 110，208 :氮化矽層 110a，208a :間隙壁 112，210 :源極/汲極區 113 :鈦金屬層 1 14，214 :金屬矽化物 204 :導電層 212 :金屬層 盲施例 本發明係提出一種閘極電極金屬矽化物的製造方法， 以下請參照第2A圖至第2J圖說明本發明之實施例。 首先，請參照第2A圖，提供一半導體基底200，此半 導體基底200具一淺溝渠隔離區201和一主動區域203。 在半導體基底200上，依序形成一閘極氧化層202和導電 層204。其中形成導電層的材質例如爲多晶矽，其形成方 法例如爲化學氣相沉積法（Chemical Vapor Deposition， CVD)。 然後，請參照第2 B圖，定義導電層204，以在半導 體基底200上，形成一閘極電極204a。 6 本紙張尺度適用中圃闺家梯準（CNS ) A4規格（210X297公釐） ---------0¾------ir------ο— (请先閾讀背面之注$項再填寫本頁) 451313 43(>6twf.doc/008 A7 B7 «濟部中央样準局貝工消费合作社印氧 五、發明説明（k) 接著，請參照第2 C圖，以閘極電極204a當罩幕，進 行一低濃度離子植入，以形成一輕摻雜源極/汲極結構 206。其離子濃度約爲l〇i3/cm2左右，植入離子種類例如 爲N型離子(N_)，包括磷離子。 其後，請參照第2 D圖，在半導體基底200上，形成 一氮化矽層2〇1 2 ’並覆蓋閘極電極204a。其中形成氮化矽 層的方法例如爲低壓化學氣相沉積法(LPCVD)或電漿加強 式化學氣相'?几積法（Plasma Enhanced CyD)。 然後’請參照第2 E圖，回蝕刻去除部分的氮化矽層 208 ’例如爲非等向性蝕刻法，以形成一間隙壁208a。 接著’請參照第2 F圖，以間隙壁208a和閘極電極204a 爲罩幕，進行一高濃度離子植入，以形成一源極/汲極區 210。其中植入的離子例如爲N型離子(N+)，包括砷離子， 其濃度約爲l〇l5/cm2左右。之後，進行源極/汲極區210的 回火處理（Annealing)。 其後’請參照第2 G圖，以濕触刻法（Wetting Etching)， 去除在源極/汲極區210上的部分閘極氧化層202。並接著 進行濕蝕刻法，去除間隙壁208a，裸露出閘極電極204a 的側壁。 然後，請參照第2 Η圖，形成一金屬層212，覆蓋在 半導體基底200和閘極電極204a的側壁和上方。其中形 成金屬層212的材質例如爲鈦(Ti)、白金（Pt)、鈷(Co)或鎢 (W)，形成此金屬層212的方法例如爲以磁控DC濺鍍法 (Sputtering)。 ---------0¾— (請先閩讀背面之注•項再填寫本頁) 訂 1 2 本纸張尺度逋用中國困家梯準（CNS > A4規格（210X297公釐） 鍾濟部中央標率局貝工消费合作杜印製 451313 A7 4306twr.doc/008 n B7 五、發明説明（έ ) 接著，請參照第21圖’進行一高溫製程步驟，使得包 圍閘極電極2〇4a的金屬層212和源極/汲極區210上部分 的金屬層212與矽反應轉變爲金屬矽化物層214，使得此 閘極電極2(Ma的上表面和側面上’覆蓋有一層金屬矽化 物層214,其爲本發明的特徵。其中高溫約爲750°C左右； 金屬矽化物214的材質例如爲矽化鈦(TiSi2)。如此’可以 降低閘極電阻，例如此閘極的電阻降爲約爲習知方法所製 得的閘極電阻値的1/3左右，並可以改進半導體元件的操 作速度。 最後，請參照第2]圖，去除未轉變成金屬矽化物214 的剩餘的金屬層212，移除剩餘的金屬層212之方法例如 以濕蝕刻的方法進行。之後，在溫度約爲850°C左右，進 行快速熱回火處理(Rapid Thermal Process ’ RTP)。 綜上所述，本發明的一個重要特徵爲閘極電極的上表 面和側面上，覆蓋有一層金屬砂化物層。如此，可以降低 閘極電阻，此閘極的電阻約爲習知方法所製得的閘極電阻 的丨/3,可以改進半導體元件的操作速度，此爲本發明的 優點。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍內，當可作各種之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 8 本紙張^Α4规格（210X297公釐y ---------0¾ — (請先聞讀背面之注$項再填寫本頁} 訂
Claims (1)
- 經濟部t央揉率局貝工消費合作社印製 4513 13 as B8 C8 4306tw!\doc/008 〇8 六、申請專利範圍 1.一種閘極電極側壁金屬矽化物的製造方法，包括下 列步驟： 提供一半導體基底，在該半導體基底上，依序形成一 閘極氧化層和一導電層； 定義該導電層，以在該半導體基底上，形成一閘極電 極； 進行一低濃度離子植入，以形成一輕摻雜源極/汲極 區； 在該半導體基底上，形成一氮化矽層； 回蝕刻去除部分的該氮化矽層，以形成一間隙壁： 以該間隙壁和該閘極電極爲罩幕，進行一高濃度離子 植入，以形成一源極/汲極區； 去除在該源極/汲極區上的部分該閘極氧化層； 去除該間隙壁； 形成一金屬層，覆蓋在該半導體基底和該閘極電極上； 進行一高溫製程步驟，使得包圍該閘極電極的該金屬 層和在該源極/汲極區上部分的該金屬層與矽反應轉變爲 金屬矽化物；以及 去除剩餘的該金屬層。 2. 如申請專利範圍第1項所述之閘極電極側壁金屬矽 化物的製造方法，其中該導電層包括一多晶矽層。 3. 如申請專利範圍第2項所述之閘極電極側壁金屬矽 化物的製造方法，其中形成該多晶矽層的方法包括化學氣 相沉積法。 9 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家揉率（CNS ) A4洗格（210X297公釐） 513 13 4306lwf.doc/008 ABCD 經濟部中央揉率局Μ工消费合作社印製 六、申請專利範圍 4. 如申請專利範圍第1項所述之閘極電極側壁金屬砂 化物的製造方法，其中該去除在該源極/汲極區上的部分 該閘極氧化層的方法包括濕鈾刻法。 5. 如申請專利範圍第1項所述之閘極電極側壁金屬砂 化物的製造方法，其中該去除該間隙壁的方法包括濕蝕刻 法。 6. 如申請專利範圍第1項所述之閘極電極側壁金屬砂 化物的製造方法，其中該金屬層包括一鈦金屬層D 7. 如申請專利範圍第6項所述之閘極電極側壁金屬矽 化物的製造方法，形成該鈦金屬層的方法包括濺鍍法。 8. 如申請專利範圍第1項所述之閘極電極側壁金屬矽 化物的製造方法，其中去除該剩餘的金屬層之方法包括濕 蝕刻法。 9. 一種金屬氧化半導體電晶體的製造方法，包括下列 步驟： 提供一半導體基底，在該半導體基底上，依序形成一 閘極氧化層和一導電層； 定義該導電層，以在該半導體基底上，形成一閘極電 極； 進行一低濃度離子植入，以形成一輕摻雜源極/汲極 結構； 在該半導體基底上，形成一氮化矽層； 回蝕刻去除部分的該氮化矽層，以形成一間隙壁； 以該間隙壁和該閘極電極爲罩幕，進行一高濃度離子 10 β張尺度逋用中國明家標準（CNS ) A4規格^ 2!0><297公釐） ^ ---------QII (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局貝工消費合作社印裝 513 13 C8 4306ί\νΓ.([〇〇/008 D8 六、申請專利範圍 植入，以形成一源極/汲極區； 去除在該源極/汲極區上的部分該閘極氧化層； 去除該間隙壁； 形成一金屬層，覆蓋在該半導體基底和該閘極電極上； 進行一高溫製程步驟，使得包圍該閘極電極的該金屬 層和在該源極/汲極區上部分的該金屬層與矽反應轉變爲 金屬矽化物； 去除剩餘的該金屬層；以及 進行該金屬矽化物的回火處理。 10. 如申請專利範圍第9項所述之金屬氧化半導體電晶 體的製造方法，其中該導電層包括一多晶矽層。 11. 如申請專利範圍第10項所述之金屬氧化半導體電 晶體的製造方法，其中形成該多晶矽層的方法包括化學氣 相沉積法。 12. 如申請專利範圍第9項所述之金屬氧化半導體電晶 體的製造方法，其中該去除在該源極/汲極區上的部分該 閘極氧化層的方法包括濕蝕刻法。 13. 如申請專利範圍第9項所述之金屬氧化半導體電晶 體的製造方法，其中該去除該間隙壁的方法包括濕蝕刻 法。 14. 如申請專利範圍第9項所述之金屬氧化半導體電晶 體的製造方法，其中該金屬層包括一鈦金屬層。 15. 如申請專利範圍第14項所述之金屬氧化半導體電 晶體的製造方法，形成該鈦金屬層的方法包括濺鍍法。 --------------11------〇 (請先閲讀背面之注項再填寫本頁) 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297公釐） 451313 4306Uvf.doc/008 A8 08 C8 08 六、申請專利範圍 16. 如申請專利範圍第9項所述之金屬氧化半導體電晶 體的製造方法，其中去除該剩餘的金屬層之方法包括濕蝕 刻法。 17. 如申請專利範圍第9項所述之金屬氧化半導體電晶 體的製造方法，其中該高溫製程步驟的溫度約爲750°C左 右。 18. 如申請專利範圍第9項所述之金屬氧化半導體電晶 體的製造方法，其中該回火處理的溫度約爲850t左右。 --------! (請先Μ讀背面之注意事項再填窝本頁) 訂 經濟部中央梯率局負工消f合作社印裂 12 本紙張尺度適用中國國家棣準（CNS ) A4规格（210X297公釐）
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW088101872A TW451313B (en) | 1999-02-08 | 1999-02-08 | Manufacturing method of gate electrode sidewall silicide |
| US09/286,004 US6221725B1 (en) | 1999-02-08 | 1999-04-05 | Method of fabricating silicide layer on gate electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW088101872A TW451313B (en) | 1999-02-08 | 1999-02-08 | Manufacturing method of gate electrode sidewall silicide |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW451313B true TW451313B (en) | 2001-08-21 |
Family
ID=21639644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW088101872A TW451313B (en) | 1999-02-08 | 1999-02-08 | Manufacturing method of gate electrode sidewall silicide |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6221725B1 (zh) |
| TW (1) | TW451313B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100639220B1 (ko) | 2005-12-01 | 2006-11-01 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
| TW200723407A (en) * | 2005-12-13 | 2007-06-16 | St Microelectronics Crolles 2 | MOS transistor with better short channel effect control and corresponding manufacturing method |
| CN102194870B (zh) * | 2010-03-17 | 2012-08-29 | 中国科学院微电子研究所 | 一种半导体器件及其制造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4716131A (en) * | 1983-11-28 | 1987-12-29 | Nec Corporation | Method of manufacturing semiconductor device having polycrystalline silicon layer with metal silicide film |
| KR100206878B1 (ko) * | 1995-12-29 | 1999-07-01 | 구본준 | 반도체소자 제조방법 |
| US6046105A (en) * | 1997-04-30 | 2000-04-04 | Texas Instruments Incorporated | Preferential lateral silicidation of gate with low source and drain silicon consumption |
-
1999
- 1999-02-08 TW TW088101872A patent/TW451313B/zh not_active IP Right Cessation
- 1999-04-05 US US09/286,004 patent/US6221725B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6221725B1 (en) | 2001-04-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW538495B (en) | Semiconductor device and method therefor | |
| US20070197042A1 (en) | Method of varying etch selectivities of a film | |
| US20070063294A1 (en) | Semiconductor Device Having a Fully Silicided Gate Electrode and Method of Manufacture Therefor | |
| TW445646B (en) | Fabrication method of semiconductor device using selective epitaxial growth | |
| TW465023B (en) | Method of increasing trench density for semiconductor devices | |
| TW454254B (en) | Method to manufacture devices with elevated source/drain | |
| TW522513B (en) | Manufacturing method of self-aligned silicide for metal oxide semiconductor transistor | |
| TW419755B (en) | Manufacturing method of T-shaped gate of integrated circuit | |
| TW451313B (en) | Manufacturing method of gate electrode sidewall silicide | |
| TW501236B (en) | Method of fabricating a MOS transistor using a self-aligned silicide technique | |
| TW432505B (en) | Manufacturing method of gate | |
| TW388104B (en) | Structure and fabricating method of self-aligned contact | |
| TW413887B (en) | Method for forming trench-type power metal oxide semiconductor field effect transistor | |
| TWI222747B (en) | Method of manufacturing metal-oxide semiconductor transistor | |
| TW399270B (en) | Method for fabricating a field effect transistor with T-type gate electrode | |
| JPH09121050A (ja) | Ｍｏｓ型半導体装置とその製造方法 | |
| TWI231547B (en) | Short channel transistor fabrication method for semiconductor device | |
| TW405167B (en) | Method for manufacturing a self-aligned T-type gate electrode semiconductor with air spacer | |
| TW530342B (en) | Formation method of self-aligned silicide using dual spacer | |
| TW396410B (en) | The structure of self-aligned salicide and method of manufacturing the same | |
| TW393689B (en) | Method for producing silicide gate structure | |
| TW311247B (en) | Manufacturing method of deep-sub-micron field effect device with tungsten gate | |
| TW312850B (en) | Manufacturing method of field effect device with narrow gate length | |
| TW523817B (en) | Semiconductor device and method of manufacturing the same | |
| KR100588780B1 (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GD4A | Issue of patent certificate for granted invention patent | ||
| MM4A | Annulment or lapse of patent due to non-payment of fees |