TW439058B - Semiconductor memory device having rapid write recovery circuit framework - Google Patents

Description

經濟部智慧財產局員工消費合作社印製 4 3 90 5 8 *· 4K631U Γ Α7 五、發明說明（ί ) 本發明是有關於一種記憶體（memory)，且特別是有關於 一種可大幅縮短寫入回復（write recovery)時間之具有快速 寫入回復電路架構之半導體記憶體元件。 傳統半導體記憶體元件例如動態隨機存取記憶體令以 下簡稱DRAM，並以DRAM爲例)在寫入週期結束後，到預 充電命令作用（precharge command active)前，需等待一段時 間，以便讓最後一筆資料能充分寫入記憶胞中，並且當寫 入脈衝結束後，僅靠一端之感測放大器寫入記憶胞中。然 而，當位元線上所掛之記憶胞增加時，此等待時間需更爲 延長。因此，當DRAM的操作速率增加時，便可能會有最 後一筆資料寫入不足的問題產生。 舉例來說，請參照第1圖，其繪示的是習知一種半導 體記億體元件的電路圖，其主要包括一記億胞陣列1〇〇與 一感測放大器110。此外’圖中符號WLl，...，WLn係指字元 線》BL與BLB係指一位元線對，其中BL與BLB係爲互補 關係的。以及’ DL與DLB係指一資料線對，其中DL與 DLB係爲互補關係的。c〇L係指一行選擇信號。另，符號 NSA與PSA係代表相對之感測放大致能信號，例如：Ns^ 爲一低準位之接地信號’而PSA爲一高準位之電壓信號^ 在預充電週期，位元線對BL與BLB被拉至v；Bl^ (=VDDA/2)的電壓準位，在開始寫入週期時，任〜字元線 WL1〜WLn被一列選擇訊號（未顯示)所選擇，此時記憶胞電 容所存的電荷與位元線BL或BLB電容所存的電荷，產生 電荷分享使得位元線BL或BLB產生電壓差，再經由感 3 ------------- . - -----I ^ ---------^ (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用+國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 4 3 j〇5 8 - 4_39tiW^_^_ 五、發明說明（2) 放大器放大，使BL或BLB被拉至低電位，同時另一位元 線被拉至高電位。 然後，行選擇訊號COL及寫入脈衝信號（未顯示）被觸 發，資料線對DL及DLB其中之一被下拉至低電位，並名 其對應位元線BL或BLB也會被下拉至低電位，BL和BLB 之電壓差使感測放大器放大，此時行選擇訊號COL及寫入 脈衝信號關閉，則整個寫入動作就只靠感測放大器將資料 寫入記憶胞中。 當寫入最後一筆資料時，記憶體元件會根據預充電命 令將字元線拉至低電位而完成寫入週期，此時BL和BLB 再次回到預充電狀態(=VDDA/2)。在最後一筆資料到預充電 命令下達前的時間稱之爲寫入回復時間。此時間以便資料 能充分寫入記憶胞內。 然而，隨著寫入週期時間的減少，寫入脈衝信號的寬 度及寫入回復時間亦縮短，若要在一相關位元線未被充分 下拉至低電位或上拉至高電位前，結束寫入操作進入預充 電狀態，將造成寫入記憶胞內的資料不足的情形，尤其是 針對寫入高電位於記憶胞內的寫入週期，因此增加了記憶 元件故障的可能性，進而阻礙了高速寫入操作。換言之， 當DRAM的操作速率增加時，便可能會造成最後一筆資料 寫入不足的問題。 有鑒於此，本發明提出一種具有快速寫入回復電路架 構之半導體記憶體元件，包括記憶胞陣列、感測放大器及 快速寫入回復電路。上述記憶胞陣列包括複數個記憶胞， 4 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----------- •裝----I ---訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 43 905 8 4Si>：>U\ I Α7 Β7 五'發明說明（3 ) 並耦接至位元線對。感測放大器跨接於位元線對與資料線 對間’用以將來自資料線對上的資料，寫入記憶胞陣列之 記憶胞中。快速寫入回復電路包括第一PMOS電晶體、第二 PMOS電晶體、第二PMOS電晶體與第四pm〇S電晶體。第一 與第四PMOS電晶體之源極接收寫入信號，第一 PM0S電晶 體之閘極耦接第三與第四PMOS電晶體之汲極，第四pm〇S 電晶體之閘極耦接第一與第二PMOS電晶體之汲極，第二與 第三PMOS電晶體之閘極接收自時間脈衝信號WRB，第二與 第三PMOS電晶體之源極分別連接至位元線對。 依照本發明所提出之具有快速寫入回復電路架構之半 導體記億體元件，在寫入每筆資料，除了靠感測放大器及 寫入驅動器（未顯示）電路外，同時還加入快速寫入回復電 路從另一端將VDDA(高準位電壓源）寫入記憶胞內。藉此， 本發明可大幅縮短寫入記憶胞所需的時間，尤其是最後一 筆資料到預充電週期開始前之寫入回復時間可被大幅的縮 短，以防止在短暫寫入週期時間發生寫入不完全的情形’ 使得記憶體能夠執行高速寫入操作。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉較佳實施例，並配合所附圖式’作詳細 說明如下： 圖式之簡單說明： 第丨圖繪示的是習知一種半導體記憶體元件的電路 圖； 第2圖繪示的是依照本發明一較佳實施例的一種半導 本紙張尺度適用中國國家標準（CNS)A4規格（2〗0«297公釐） ----------I ---I--訂---I---丨•線< {請先閱讀背面之注意事項再填寫本頁) A3 9〇5 0(16 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（年） 體記憶體元件的電路圖； 第3圖係顯示自時間脈衝信號WRB的波形圖； 第4圖繪示的是產生本發明之自時間脈衝信號WRB的 電路圖：以及 第5圖係顯示在自更新及CBr模式下之操作波形圖。 圖式之標號說明： 、200 :記憶胞陣列 ' 210 :感測放大器 220 ·‘快速寫入回復電路 22卜224 : PMOS電晶體 300 : NAND 閘 3i0、360 :反相器 320、340 :延遲電路 330 ' 350 : NOR 閘 實施例 請參照第2圖，其繪示的是依照本發明一較佳實施例 的一種半導體記憶體元件的電路圖，主要包括一記憶胞陣 列200、一感測放大器210與一快速寫入回復電路(fast write recovery circuitry)220。其中，快速寫入回復電路220係由 四個PM0S電晶體221〜224所組成，其連接架構爲，PM0S 電晶體221與224之源極接收一寫入信號VDDA(高準位電 壓源），PM0S電晶體221之閘極耦接PM0S電晶體223與 224之汲極，PM0S電晶體224之閘極耦接PM0S電晶體221 與222之汲極，PM0S電晶體222與223之閘極接收一自時 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) · ί I II I 訂----— I! 經濟部智慧財產局員工消費合作社印製 439058 r tloc (Hlh A7 ______ B7 五、發明說明（$ ) 間脈衝（self time pulse)信號WRB，以及PMOS電晶體222 與223之源極分別連接至位元線對bl與BLB。 此外，如同習知一樣，符號WLl，...，WLn係指字元線。 BL與BLB係指一位元線對，其中BL與BLB係爲互補關係 的。以及，DL與DLB係指一資料線對，其中DL與DLB係 爲互補關係的。COL係指一行選擇信號。另，符號NSA與 PSA係代表相對之感測放大致能信號，例如：NSA爲一低 準位之接地信號，而PSA爲一高準位之電壓信號。 如第2圖所示，與習知相同的是，在預充電週期，位 元線對BL與BLB被拉至VBLR (=VDDA/2)的電壓準位，在 開始寫入週期時，任一字元線WLl~WLn被一列選擇訊號 (未顯示）所選擇，此時記憶胞電容所存的電荷與位元線BL 或BLB電容所存的電荷，產生電荷分享使得位元線Bl或 BLB產生電壓差，再經由感測放大器放大，使BL或BLB 被拉至低電位，同時另一位元線被拉至高電位。 然後，行選擇訊號COL及寫入脈衝信號（未顯示）被觸 發，資料線對DL及DLB其中之一被下拉至低電位，並且 其對應位元線BL或BLB也會被下拉至低電位，BL和BLB 之電壓差使感測放大器放大，此時行選擇訊號COL及寫入 脈衝信號關閉，則整個寫入動作就只靠感測放大器將資料 寫入記憶胞中。 當寫入最後一筆資料時，記憶體元件會根據預充電命 令將字元線拉至低電位而完成寫入週期，此時BL和BLB 再次回到預充電狀態(=VDDA/2)。在最後一筆資料到預充電 本紙張尺度適用中國國家標準（CNS)A4視格（210 * 297公釐） ------ — 丨丨 I - · · I I----I 訂----- ---線，、 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 Ϊ13 90 5 8 五、發明說明（么） 命令下達前的時間彳肖之爲寫入回復時間。此時間以便資料 能充分寫入記懷胞內。 然而，本發明在寫入週期結束和預充電命令作用前， 最後一筆資料除〗感測放大器210寫入外’還加上本發明 之快速寫入回復電路220從另一端將寫入信號VDDA(高準 位電壓源）寫入欲寫入丨”之記憶胞中’如此將可大幅縮短 寫入回復時間，旦不受佈局（lay out)影響。

舉例來說，本發明之電路操作動作如下所述’並請同 時參照第2圖及第3圖，第3圖係顯示自時間脈衝信號WRB 的波形圖。 以最後一筆資料是”1”爲例，當寫入脈衝信號結束後， 自時間脈衝信號WRB降至低準位’此時PM0S電晶體222、 223會被開啓（turn on)。由於位元線BL/BLB有正的電壓差’ 而壓差夠大，所以PM0S電晶體221關閉(turn off)，PM0S 電晶體224開啓’此時馬入信號VDDA依序透過PM0S電 晶體224、223進入位兀線BL’以加速位兀線擺邊(swing) 至”Γ之速度，進而縮短了最後一筆資料寫入記憶胞所需之 時間。 另一方面，在讀取週期’自時間脈衝信號WRB爲高準 位，PM0S電晶體222與223爲關閉’此時的電路結構和傳 統DRAM —致，故不影響充電共享方案。 此外，上述之自時間脈衝信號WRB可由第4圖之電路 產生，此電路包括NAND閘300、反相器310與360、偶數 個反相器串聯組成之延遲電路320、NOR閘330與350、奇 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------I ---L· ------— I 訂-----I--. <請先閱讀背面之注意事項再填寫本頁) 43 905 8 [Γ. > c - 0 0 ( A7 B7 經濟部智慧財產局員工消費合作杜印絮 五、發明說明（7) 數個反相器串聯組成之延遲電路340。其連接關係爲，NAND 閘300之輸入端分別接收一 SLFR+CBR信號及一 SAE信 號，其中SLFR爲自更新主動信號（self-refresh active S1gnal)，CBR爲列位址選通更新主動信號前的行位址選通 信號(cas before ras refresh active signal)，以及 SAE 爲感測 主動致能信號（sense active enable signal)。反相器310之輸 入端耦接NAND閘300之輸出端。延遲電路320之輸入端 耦接反相器310之輸出端。NOR閘330之輸入端分別耦接 延遲電路320之輸出端及接收一GWEP信號，其中GWEP 爲整體寫入主動脈衝(globle write active pulse)。延遲電路 340之輸入端耦接NOR閘330之輸出端。NOR閘350之輸 入ί而分別親接延遲電路340與NOR鬧330之輸出端。反相 器360之輸入端耦接NOR閘350之輸出端，其輸出端用以 輸出自時間脈衝信號WRB。 當DRAM操作在CBR或自更新模式(self-refresh mode) 時，本發明電路（第4圖）改由感測主動致能信號SAE控制， 產生類似寫完之動作，即自時間脈衝信號WRB降至低準位 之脈衝，如此可加速更新（refresh)之時間，其波形圖如第5 圖所示。 綜上所述’本發明的優點，可大幅縮短半導體記憶體 元件之寫入回復時間，進而能夠執行高速寫入操作，以防 止在短暫寫入週期時間發生寫入不完全的情形 *雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明’任何熟習此技藝者，在不脫離本發明之精神 9 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） -------- I II Ϊ ----I--I ^ » — — — 1 — — — * 1 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作杜印製 43 905 8 -4 (S 6.1 lu !' tloc/OOh A7 __ _B7___ 五、發明說明（8 ) 和範圍內，當可作各種之更動與潤飾，因此本發明之保誇 範圍當視後附之申請專利範圍所界定者爲準。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----------- in----訂.---1 I---線 - (請先閱讀背面之注意事項再填寫本頁)

Claims (1)

1. 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六'、申請專利範圍 1_一種具有快速寫入回復電路架構之半導體記憶體元 件，包括： 一記憶胞陣列，包括複數個記憶胞，並耦接一位元線 對； 一感測放大器，跨接於該位元線對與一資料線對間’ 用以將來自該資料線對上的資料，寫入該記億胞陣列之記 憶胞中；以及 一快速寫入回復電路，包括一第一 PMOS電晶體、一 第二PMOS電晶體、一第三PMOS電晶體與一第四PMOS 電晶體，該第一與該第四PMOS電晶體之源極接收一寫入 信號，該第一 PMOS電晶體之閘極耦接該第三與該第四 PMOS電晶體之汲極，該第四pm〇S電晶體之閘極耦接該 第一與該第二PMOS電晶體之汲極，該第二與該第三pm〇s 電晶體之閘極接收一自時間脈衝信號WRB，該第二與該第 三PMOS電晶體之源極分別連接至該位元線對。 2.如申請專利範圍第1項所述之具有快速寫入回復電路 架構之半導體記億體元件，更包括一用以產生該自時間脈 衝信號WRB之電路’該電路包括： —NAND閘，其輸入端分別接收一 SLFR+CBR信號及 —SAE信號； 一第一反相器，其輸入端耦接該NAND閘之輸出端； 一第一延遲電路，其輸入端耦接該第一反相器之輸出 端； 一第一 NOR閘，其輸入端分別耦接該第一延遲電路之 -----·----_----- 裝--------訂---I-----線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 Α8 Β8 C8 D8 六、申請專利範圍 輸出端及接收一 GWEP信號； 一第二延遲電路，其輸入端耦接該第一 NOR閘之輸出 -Vu-i , 而， --第二NOR閘，其輸入端分別耦接該第二延遲電路與 該第一 NOR閘之輸出端；以及 一第二反相器，其輸入端耦接該第二NOR閘之輸出 端，其輸出端用以輸出該自時間脈衝信號WRB。 3. 如申請專利範圍第2項所述之具有快速寫入回復電路 架構之半導體記憶體元件，其中該第一延遲電路包括由偶 數個反相器串聯所組成。 4. 如申請專利範圍第2項所述之具有快速寫入回復電路 架構之半導體記憶體元件，其中該第二延遲電路包括由奇 數個反相器串聯所組成。 5. 如申請專利範圍第1項所述之具有快速寫入回復電路 架構之半導體記憶體元件，其中在寫入週期時，該自時間 脈衝信號WRB係爲低準位，而在讀取週期時，該自時間脈 衝信號WRB係爲高準位。 6. 如申請專利範圍第1項所述之具有快速寫入回復電路 架構之半導體記憶體元件’其中該半導體記憶體元件包括 動態隨機存取記憶體。 本紙張尺度適用中國國家標準（CNS)A4規格（210 ：< 297公釐） -----；---.1 l·---¾--------訂---------線 (請先閲讀背面之注意事項再填寫本頁)