TW434855B - Low-pin-count chip package and the manufacturing method thereof - Google Patents

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Description

五、發明說明（1) 發明領域： 本發明係有關於半導體晶片封裝構造，特別有關一種 低接聊數半導體晶片封裝構造（low-pin-count chip package)及其製造方法。 先前彳支術： 一圖係為根據中華民國公告第3 4 8 3 0 6號專利「具樹 脂封裝體之元件及其製造方法」一較佳實施例之低接腳數 半導體晶片封裝構造1 0 0，其包含一晶片1 1 0包覆於一封膠 體1 2 0内。該晶片1 1 0之正面具有複數個晶片銲墊1 1 0 a電性 連接至複數個連接墊1 3 0。該晶片1 1 0之背面係以一導電膠 層11 2裸露於該封膠體1 2 0。該複數個連接墊1 3 0係環繞該 晶片110而設並且裸露於該封膠體120之下表面用以電性連 接至外部。由於該封膠體1 2 0並未包覆該複數個連接墊1 3 0 裸露之下表面，因此其無法穩固地固定該複數個連接墊 130° 該複數個連接墊1 3 0 —般係以導電性佳的金屬（例如銅 )製成，但封膠體1 2 0是以絕緣材質（例如環氧化合物塑 料）製成。因此，該複數個連接墊1 3 0與封膠體1 2 0間的結 合力相當弱，並且其間的熱膨脹係數差異很大。當該習用 封裝構造受到溫度變化時，在連接墊與封膠體間的介面就 會因熱膨脹係數不一致（C T E m i s m a t c h )而有應力產生。該 應力會導致該金屬/塑膠介面層裂（delamination)。而當 該金屬/塑膠介面產生層裂時，週遭的水分就會經由該封 膠體滲透積聚到該層裂之區域，而一旦水分積聚在封膠體
43 4-iiS - 一 五、發明說明（2) 中，則遇到溫度快速增加時’積聚的水分會瞬間蒸發並且 膨脹，因而在該層裂之區域產生一内部壓力而導致附近之 封膠體破裂（crack)。該封膠體破裂常見於當前述之習用 裝置藉由紅外線輻射迴銲（iR reflow)焊接至基板時° 此外，由於該封膠體12 0只密封該晶片110之一邊’因 此來自空氣之濕氣及/或離子污染有時可以從封膠體與晶 片之接縫滲入而造成可靠度（reliability)問題’換言 之，大幅降低晶片運作壽命。隨著半導體工業趨向於將電 子裝置封裝於越來越小之封裝構造’該現象也就越來越關 鍵。 發明概要* 本發明因此提供一種低接腳數半導體晶片封裝構造’ 其可克服或至少改善前述之先前技術的問題。 因此，第一方面，本發明提供一種低接腳數半導體晶 片封裝構造（low-pin-count chip package)，其包含一晶 片承座用以承載一半導體晶片，以及複數個連接墊電性連 接至該半導體晶片。一封膠體覆蓋於該半導體晶片、晶片 承座以及複數個連接墊之上使得該晶片承座以及連接墊之 下表面裸露於該封膠體。本發明之特徵在於該晶片承座以 及複數個連接墊具有T形剖面，藉此延長水氣滲入封裝構 造的路徑以及時間，並且加強固定該晶片承座以及複數個 連接墊於封膠體内。 根據第二方面，本發明另提供一種製造該低接腳數半 導體晶片封裝構造之方法。該方法包含下列步驟：（a)形
五、發明說明（3) 成一光阻層於一金屬片上；（b)對該光阻層進行光成像 ‘（photoiraaging)以及顯影以裸露出該金屬片之預先設定部 分；（c )形成一金屬薄鍍層於該金屬片裸露之預先設定部 分；（d) 過電鍵（overplating) —導電層於該金屬薄鐘層 以形成具有T形剖面之晶片承座以及複數個連接墊，其中 「過電鍍」係指電鍍該導電層直到其厚度大於該光阻層之 厚度；（e) 形成一金屬覆蓋層於該晶片承座以及連接墊之 裸露表面；（f) 去除該光阻層；（g)固定一半導體晶片於 該晶片承座上；（h ) 電性連接該半導體晶片至該複數個連 接墊；（i ) 形成一封膠體覆蓋於該半導體晶片以及連接墊 之上；（j ) 移除該金屬片。 圖不說明： 為了讓本發明之上述和其他目的、特徵、和優點能更 明顯特徵，下文特舉本發明較佳實施例，並配合所附圖 示，作詳細說明如下。 第1圖：根據中華民國公告第34 8 3 0 6號專利「具樹脂 封裝體之元件及其製造方法」一較佳實施例之低接腳數半 導體晶片封裝構造之剖面圖； 第2圖：根據本發明第一較佳實施例之一低接腳數半 導體晶片封裝構造之剖面圖； 第3圖至第1 0圖：其揭示一種製造根據本發明第一 較佳實施例之低接腳數半導體晶片封裝構造之方法； 第1 1圖：根據本發明第二較佳實施例之一低接腳數 半導體晶片封裝構造之剖面圖；及
五、發明說明（4) 第1 2圖至第1 4圖：其揭示一種製造根據本發明第 二較佳實施例之低接腳數半導體晶片封裝構造之方法。 圖號說明： 100 低 接 腳 數 半 導 體晶 片 封裝 構.造 110 晶 片 110a 晶片 銲墊 112 導 電 膠 層 120 封 膠 體 130 連接 墊 200 低 接 腳 數 半 導 體晶 片 封裝 構造 210 晶 片 210a 晶片 銲墊 2 12 連 接 線 220 封 膠 體 230 連接 墊 2 3 0 a 轉 角 232 晶 片 承 座 232a 轉角 240 鎳 層 250 金 ( 或 4巴 ) 層 252 金 屬 薄 鍍層 260 金 屬 片 270 光 阻 層 300 低 接 腳 數 半 導 體晶 片 封裝 構造 發明 說日/ ϊ : 第二 圖 揭 示 根 據 本發 明 第一 較佳實 施例之一 低 接 腳 數 半導體晶片封裝構造2 0 0 ，其包含一晶片2 1 0藉由一導電膠 層例如銀膠（未示於圖中）固定於一晶片承座2 3 2。該晶 片2 1 0之正面具有複數個晶片銲墊2 1 0 a，其經由複數條連 接線（bonding wires)212電性連接至複數個連接塾230。 該複數個連接墊2 3 0係設於該晶片承座232之週邊。該晶片 承座232以及複數個連接墊230係裸露於該封膠體220之底 部，並且都具有T形剖面，藉此延長水氣滲入該封裝構造 2 0 0的路徑以及時間，並且加強固定該晶片承座2 3 2以及複 數個連接墊230於封膠體220内。一封膠體覆蓋於該半導體
4-3 4iiS 五、發明說明（5) 晶片210以及複數個連接塾23 0之上使得該晶片 接墊之下表面裸露於該封膠體220。 Α λ及連 該晶片承座232以及複數個連接墊23〇之上表面 有一金屬覆蓋層。該複數個連接墊2 3〇上之金二 其與連接線212形成良好之接合（b〇n(j)。該金屬 一 〇 般係包含一層鎳240覆蓋於該晶片承座232以及複 墊2 30之上表面以及一層金（或鈀）25〇覆蓋於該鎳 240。該晶片承座232以及複數個連接墊230之下表'面且 一金屬薄鍍層（f lash) 2 5 2。該金屬薄鍍層252較佳/包 一層錄覆蓋於該晶片承座2 3 2以及複數個連接墊2 3 〇 '之 面以及一層金或鈀覆蓋於該鎳層。該金屬薄鍍層252可以 保護該晶片承座232以及複數個連接墊230不受腐敍 (corrosion)。 該封裝構造2 0 0係可以類似於其他無外引腳裝置 (leadl ess device)之方式安裝於一基板，例如印刷電 路板。該印刷電路板可先以錫膏網版印刷（screeil pr int) 成對應於該封裝構造200底部之連接塾230之圖案 (pattern)。然後將該封裝構造2〇〇對正置於該印刷電路板 上加以回銲即可。可以理解的是，該封裝構造2 〇 〇底部所 裸路之連接墊230亦可先印上錫膏（sold er paste)，再安 裝至基板。 f三圖至第十圖揭示一種根據本發明第一較佳實施例 之製造該低接腳數半導體晶片封裝構造2〇〇之方法。 第三圖揭示一金屬片260 ’其較佳以銅製成。該金屬片
第8頁 434ϋ§ 五、發明說明（6) 〜 2 6 〇係用以在整個製程中支撐該半導體晶片2 1 〇以製造該低 接腳數半導體晶片封裝構造200。 ~ 請參照第四圖’一光阻層2 7 0利用習知的技術（例如旋 轉塗佈法（spin coating))形成於該金屬片260上。該光 阻層2 7 0主要係由樹脂混合物以及光活性物質 (photoactive material)組成’，該光活性物質使得婊光阻 層270 光可定義（photodefinable)。 請參照第五圖’該光阻層2 70先利用光罩（photo mask) (未示於圖中）以光化學方式定義’然後顯影以裸露出該 金屬片2 6 0之預先設定部分。 μ 請參照第六圖’該金屬薄鍍層25 2係以習用之電鍵方法 形成於該金屬片260之裸露部分。該金屬薄鍍層252<佳^、 包含一層金或鈀覆蓋於該金屬片裸露之預先設定部分以及、 一層鎳覆蓋於該金或鈀層。該金屬薄鍍層252可以保護贫 晶片承座232以及複數個連接塾230在後述之移除該'金屬=只 2 6 0之步驟中不受蝕刻劑侵蝕。. 人 片 請參照弟七圖’該晶片承座232以及複數個連接塾_23〇 係藉由過電鑑（ovefpUting) —導電層（較佳以鋼為 )於該金屬薄鍍層2 5 2上而形成。該「過電鍍」係指 = 該導電層直到其厚度大於該光阻層270之厚度，換^ 广 在該導電層填滿該光阻層2 7 0之開口後，該導電層^繼續 電鍍使得該晶片承座2 3 2以及複數個連接墊2 3 〇具有τ : 面。 請參照第八圖，該包含一層鎳2 4 0以及一層金（七 v -¾ j
5^55 五、發明說明（7) ---- 2 5 0之金屬覆蓋層係利用習知的電鍍技術 座232以及連接塾2 3 0之裸露表面 '該錄層係成先電艘於該晶 片承座23 2以及連接墊2 3 0之裸露表面，然後該金（或鈀） 層再電鍍於該鎳層上。由於該金屬覆蓋層也會形成在用以 電性連接至半導體晶片21〇的複數個連接墊Μη匕，因此其 ^ ^ ^ ^，i(bonding wire) 2ί i； I Ϊ 请參照第九圖’該光阻層2 7 0以習知方法去除後，該半 導體晶片2 1 0之背面係利用一膠層例如銀膠（未示於圖中 )固接於該晶片承座232。該複數條連接線（b〇nding w i r e ) 2 1 2係利用習知的打線技術連接至在該晶片2丨〇之複 數個晶片銲墊21 〇a以及該複數個連接墊2 3 0 » 請參照f十圖，該封膠體2 2 0係利用習知的塑膠模塑法 (例如傳遞模塑法（transfer molding))形成在該金屬片 260、該半導體晶片210以及複數個連接墊230之上。在硬 化（curing)製程中，該塑料（molding compound)會收縮並 且會對該晶片承座232以及連接墊230之轉角232a、230a施 以一繃緊張力。因此，該晶片承座2 3 2以及連接墊2 3 0會被 硬化後之塑料固定在位置上。 最後，進行一分隔步驟將該金屬片260移除以製得如第 二圖所示之低接腳數半導體晶片封裝構造200。該分隔步 驟一般係利用一蝕刻劑選擇性的溶解該金屬片2 6 0。而該 金屬薄鍍層252可以幫助該晶片承座232以及複數個連接墊 2 3 0不受侵蝕。 第十一圖揭示根據本發明第二較佳實施例之一低接腳
第10頁 五、發明說明（8) 數半導體晶片封裝構造3 0 0，其包含一晶片2 1 0密封於一封 膠體2 2 0中。除了該晶片承座2 3 2被省略以及該半導體晶片 210之背面大致係經由一膠層（未示於圖中）裸露於該封 膠體2 2 0之外，該封裝構造3 0 0大致係與第二圖之封裝構造 2 0 0相同11 第十二圖至第十四圓係揭示一種製造根據本發明第二 較佳實施例之低接腳數半導體晶片封裝構造3 0 0之方法。 請參照第十二圖，一光阻層2 7 0利用習知技術形成於該 金屬片260上，其先利用光罩（photo mask)(未示於圖中 )以光化學方式定義，然後顯影以裸露出該金屬片2 6 0上 對應於該連接墊2 3 0之預先設定部分。 請參照第十三圖，該金屬薄鍍層2 5 2係電鍍在該金屬片 2 6 0之裸露部分，然後該具有T形剖面之複數個連接墊2 3 0 係藉由過電鐘（overplating) —導電層於該金屬薄鐘層252 上而形成。然後，在該晶片承座2 32以及連接墊2 3 0之裸露 表面形成該包含一層錄240以及一屠金（或把）250之金屬 覆蓋層。 請參照第十四圖，該光阻層2 7 0去除後，將該半導體晶 片210之背面利用一膠層（未示於圖中）固接至該金屬片 2 6 0上複數個連接墊2 3 0環繞之晶片設置區域。在打線製程 (wire bonding)後，將該封勝體220利用習知的塑膠模塑 法形成在該金屬片2 6 0、該半導體晶片2 1 0以及複數個連接 墊230之上。最後，進行一分隔步驟將該金屬片260移除以 製得如第十一圖所示之低接腳數半導體晶片封裝構造
434851 五、發明說明（9) 3 0 0 ° 在本發明中’該晶片承座以及複數個連接墊係藉由過 電鍍（overplating)形成以使其具有T形剖面，藉此使水氣 參入封裝構造中機能區域之影響最小，並且延長水氣滲入 封裝構造中機能區域之路徑以及時間。此外，該晶片承座 以及複數個連接墊之T形剖面可以幫助將其保持在位置 亡’藉此加強固定該晶片承座以及複數個連接墊於封膠體 内 。 範圍當視後附之申請專利 限Λν/，明述Λ佳實施例揭示，然其並非用以 和範圍内，當可^…此技藝者，在不脫離本發明之精神 範圍蚩描祕Γ· . ·各種之更動與修改，因此本發明之保護 範園所界定者為準

Claims (1)

  1. 484 六、申請專利範圍 1 、一種低接腳數半導體晶片封裝構造，其係包含： 一半導體晶片； 複數個連接墊設於該半導體晶片之週邊，其中該複數 個連接墊具有T形剖面； 該半導體晶片具有複數個晶片銲墊電性連接至該複數 個連接墊； 一封膠體覆蓋於該半導體晶片以及連接墊之上使得該 連接墊之下表面裸露於該封膠體；及 一金屬薄鍍層（flash)設於該連接墊之下表面， 其中該T形剖面幫助將該複數個連接墊固定於封膠體 内。 2 、依申請專利範圍第1項之低接腳數半導體晶片封裝構 造，其中該金屬薄鍍層係包含一層鎳覆蓋於該複數個連接 墊之下表面以及一層金或鈀覆蓋於該鎳層。 3 、依申請專利範圍第1項之低接腳數半導體晶片封裝構 造，其另包含一金屬覆蓋層大致形成於該複數個連接墊之 上表面。
    第13頁 4- 3 4· 8 δ S 六、申請專利範圍 5 、一種製造低接腳數半導體晶片封裝構造之方法，其包 含下列步驟： 提供一金屬片； 形成一光阻層於該金屬片上； 對該光阻層進行光成像（p h 〇 t 〇 i m a g i n g )以及顯影以裸 露出該金屬片之預先設定部分； 形成一金屬薄鍍層於該金屬片裸露之預先設定部分； 過電鑑（overplating) —導電層於該金屬薄鐘層以形 成複數個具有T形剖面之連接墊； 形成一金屬覆蓋層於該連接墊之裸露表面； 去除該光阻層； 固定一半導體晶片於該金屬片上； 電性連接該半導體晶片至該複數個連接墊； 形成一封膠體覆蓋於該半導體晶片以及連接墊之上， 其中該T形剖面幫助將該複數個連接墊固定於封膠體内； 及 移除該金屬片。
    第14頁 4348SS 六、申請專利範圍 裝構造之方法，其中該金屬片係以銅為材料製成。 8 、依申請專利範圍第5項之製造低接腳數半導體晶片封 裝構造之方法，其中該金屬覆蓋層係包含一層鎳覆蓋於該 複數個連接墊未為該光阻層覆蓋之表面以及一層金或鈀覆 蓋於該鎳層。 、一種低接腳數半導體晶片封裝構造，其係包含： 一晶片承座以及複數個連接墊設於該晶片承座之週 邊，其中該晶片承座以及複數個連接墊具有T形剖面； 一半導體晶片設於該晶片承座並且電性連接至該複數 個連接墊； 一封膠體覆蓋於該半導體晶片以及連接墊之上使得該 晶片承座以及連接墊之下表面裸露於該封膠體；及 一金屬薄鍍層設於該晶片承座以及連接墊之下表面， 其中該T形剖面幫助將該晶片承座以及複數個連接墊固定 於封膠體内。 1 0、依申請專利範圍第9項之低接腳數半導體晶片封裝 構造，其中該金屬薄鍍層係包含一層鎳覆蓋於該晶片承座 以及複數個連接墊之下表面以及一層金或鈀覆蓋於該鎳 層。 1 1 、依申請專利範圍第9項之低接腳數半導體晶片封裝
    第15頁 434B5S 六、申請專利範圍 構造，其另包含一金屬覆蓋層大致形成於該晶片承座以及 複數個連接墊之上表面。 1 2、依申請專利範圍第1 1項之低接腳數半導體晶片封 裝構造，其中該金屬覆蓋層係包含一層鎳覆蓋於該晶片承 座以及複數個連接墊之上表面以及一層金或鈀覆蓋於該鎳 層0 1 3、一種製造低接腳數半導體晶片封裝構造之方法，其 包含下列步驟： 提供一金屬片； 形成一光阻層於該金屬片上； 裸露出 分； 形成具 表面， 對該光阻層進行光成像（photoimaging)以及顯影以 該金屬片之預先設定部分； 形成一金屬薄鍍層於該金屬片裸露之預先設定部 過電鍍（overplating) —導電層於該金屬薄鍍層以 有T形剖面之晶片承座以及複數個連接墊； 形成一金屬覆蓋層於該晶片承座以及連接墊之裸露 去除該光阻層； 固定一半導體晶片於該晶片承座上； 電性連接該半導體晶片至該複數個連接墊； 形成一封膠體覆蓋於該半導體晶片以及連接墊之
    第16頁 六、夺請專利範圍 上，其中該T形剖面幫助將該晶片承座以及複數個連接墊 固定於封膠體内；及 移除該金屬片。 晶把 體或 導金 半層 數一 腳含 接包 低係 造層 製鍍 之薄 項屬 3金 1該 ^中 圍其 範， 利法 專方 請之 申造 依構 、裝 4封 1 片 該 於 蓋 覆 鎳 層 一 及 以 分 立口 定 設 先 預 之 露 9κ 裤 片 屬 金。 該層 於le 蓋或 覆金 晶 體。 導成 數料 腳材 接為 低銅 造以 製係 之片 項屬 3金 1該 第中 圍其 範， 利法 專方 請之 申造 依構 、裝 5封 1片 含 包 係 層 蓋 覆 金 rk C 1該 第中 圍其 範， 利法 專方 請之 申造 依構 、裝 6封 1 片 晶 體 導 半 數 腳 接. 低 造 製 之 項 蓋 覆 鎳 面 表 之 蓋 覆 層 阻 光 該 為 未 塾。 接層 連鎳 個該 數於 複蓋 及覆 以IE 座或 承金 片層 晶 一 該及 於以
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