TW434705B - Method for producing N-type MOS transistor - Google Patents

Description

4347 05 五、發明說明（1) 本發明係有關於一種半導體積體電路（semi conductor integrated circui t)製程，特別是有關於一種在閘電極 (gate electrode)下方形成袋狀（pocket)離子摻雜區的N 型金氧半電晶體（metal oxide semiconductor transistor ;M0S transistor)之製造方法。 為了抗離子擊穿（anti punch-through)，N型金氧半 電晶體元件通常需要形成袋狀離子（p型）摻雜區域。 以在在N型M0S電晶體之閘極電極的下方植入習用的领 離子（B)以當作袋狀離子摻雜區，由於侧離子的擴散係數 大，使用硼在袋狀離子摻雜區的濃度分佈較平緩 (grading)，所以 PN 接面漏電流（PN juncti〇n leakage)極 小。但是，硼離子易擴散至基底表面靠近閘極氧化層的位 置，而造成嚴重的反短通道效應（reverse sh〇rt channel effect ;RSCE)。此足以影響閘寬縮小的電晶體元件之臨 限電壓（threshold voltage)等特性。 因此，有一種以植入銦離子（In)取代植入硼離子再進 行快速熱回火製程（rapid thermal anneaU叫；Rn)以修 補基底表面缺陷（defects)的方法被提出。 請參照第1圖’習知技術之_s電晶體製程步驟包 括’植人銦離子以形成袋狀離子摻雜區〜植人碎或鱗離子 以形成源極/汲極淡摻雜區〜快速熱回火製程—形成間隙 壁—植入砷或磷離子以形成源極/汲極濃摻雜區。 由於銦的擴散係數比棚的擴散係數小 即’經過im製程後’銦不易擴散至基底表面），因此可解

434705 五、發明說明（2) 決反短通道效應（RSCE )。但因其濃度分佈也因此比較陡峭 (abrupt)，此將造成PN接面漏電流過大的問題，不適用於 需要低電源（1 ow power)之產品。 有鑑於此’本發明的目的在於提供一種NM0S電晶體的 製造方法，其藉由省略快速回火製程的步驟，亦即，不進 行袋狀離子摻雜區以及上述閘極氧化層之間半導體基底缺 陷的修補，因為銦之暫時性加強擴散（；transient enhanced diffusion ; TED)現象與硼相當，可使銦的濃度 分佈跟硼一樣平緩，以避免PN接面漏電流過大的現象。再 者，由於銦離子不會停留在閘極氧化層下方，所以亦無反 短通道效應（RSCE)的顧慮。 ’ 根據上述目的，本發 製造方法，包括下列步驟 極氧化層之半導體基底； 極下方之半導體基底形成 狀離子掺雜區以及上述閘 缺陷（defect) ; (c)植入N 半導體基底’以形成一源 述閘電極的側壁形成一間 離子於上述閘電極兩側下 /汲極之濃摻雜區域。 月徒供一種N型金氧半電晶體的 :(a)提供一形成有閘電極與閘 (b)植入銦離子’以在上述閘電 一袋狀離子摻雜區，此時上述袋 極氧化層之間的半導體基底具有 型離子於上述閘電極兩侧下方之 極/沒極之淡摻雜區域；（d)在上 隙壁（spacer);以及（e)植入n型 方之半導體基底，以形成一源極 懂，下文特舉 明如下 較 之上述目的、特徵、和優點能更明顯 佳實施例，並配合所附圖式，作詳細

第5頁 434705 五、發明說明（3) 圖式之簡單說明： 第1圖係根據習知技術之N型金氧半（NM0S)電晶體局鄯 製造步驟流程圖。 ° 第2圖係根據本發明技術之n型金氡半電晶體局部製造 步驟流程圖。 第3 A〜3 C圖係根據本發明實施例之n型金氧半電晶體之 製程剖面示意圖。 符號之說明 100、半導體基底。 1 0 2〜閘極氧化層。 I 0 4 *·複晶矽閛電極。 106〜緩衝氧化層。 108〜袋狀離子摻雜區。 N^N型離子淡掺雜區域。 N+〜N型離子濃摻雜區域。 II 0〜間隙壁。 實施例 以下利用第2圖、第3A〜第3C圖以說明本發明之實施 例。 首先，請參照第3A圖，第3A圖顯示形成有閘電極104 以及閘極氧化層（gate oxide)102之半導體基底 (semiconductor substrate)100。上述半導體基底 例 如為P型單晶石夕基底，而閘極氧化層1 0 2例如為利用乾氧化 熱製程在800〜1000。(：的環境下進行氧化反應所形成的高品

434705 五、發明說明（4) 質二氧化矽層。上述閘電極丨0 4例如為對摻雜離子之複晶 矽層加以蝕刻所定義而成。 接著’請參照第3 B圖，此圖顯示第3 A圖之後續步驟剖 面圖。施以熱氧化製程，以在上述半導體基底1〇(}以及複 晶矽閘電極1 04表面形成一薄緩衝氧化層丨〇6 ’用以當作減 ^後續離子植入步驟對於基底】〇〇表面損壞的緩衝層。接 著，，行銦（In)的離子植入步驟，以在上述閘電極下 方之半導體基底1〇〇形成一袋狀離子摻雜區1〇8，此時上述 袋狀（pocket)離子摻雜區丨〇s以及上述閘極氧化層1〇2之間 的半導體基底100具有缺陷（defects)。然後，進行N型離 子植入步驟，以在上述閘電極1〇4兩側下方之半導體基底 1 00形成一源極/汲極之淡摻雜區域r，上述N型離子例如 五價的磷（P)、或砷（As)離子。 然後，凊參照第3 C圖，此圖顯示第3 β圖之後續步驟剖 面圖利用傳統方法全面性地形成二氧化矽層或是氮化矽 層等沈積層，再回蝕刻該沈積層，而在上述閘電極1〇4的 側壁形成一間隙壁（spacer)11〇。其次，再度進行磷（ρ)、 =砷（As)離子之Ν型離子植入步驟，以在上述閘電極1〇4兩 /下方之半‘體基底1〇〇形成一源極/汲極之濃摻雜區域N 。^時，已完成包含閘電極、源極/汲極、以及用來防止 擊穿的袋狀離子摻雜區域的隨⑽電晶體。 緊接著，清參照第2圖，其為根據本發明技術之N型金 電晶體局部製造步驟流程圖。其顯示本發明製程步驟 ^ ，植入銦離子以形成袋狀離子摻雜區—植入砷或磷離 4347 0 5 五、發明說明（5) - 子以形成源極/汲極淡摻雜區—形成間隙壁—植入砷或磷 離子以形成源極/汲極濃摻雜區。 由第2圖可得知’本發明與習知技術的不同點在於， 本發明省略快速回火製程的步驟，亦即，不進行袋狀離子 ，雜區108以及上述閘極氧化層1〇2之間半導體基底1〇〇缺 陷的修補，因為銦之暫時性加強擴散現象與硼相當’使銦 ^度分佈與硼一樣平緩，可改善卯接面漏電流過大的問 題，另外雖然銦擴散至半導體基底表面靠近閘極氧化層 2下方位置，可是由於銦在閘極氧化層1 〇 2的固態溶解濃 = (CSi〇2)遠大於在半導體基底（矽）的固態溶解濃度 =)，亦即銦很容易溶解於閘極氧化層，使得銦離子不 留在閘極氧化層i 〇2下方，戶斤以亦無反短通道效應的 限定本發明已以較佳實施例揭露如上，然其並非用以 神和銘：任何熟習此項技藝者，在不脫離本發明之精 圍β ’當可作更動與潤飾，因此本發明之保護範圍 後附之申請專利範圍所界定者為準。

Claims (1)

1. 434705 六、申請專利範圍 ----- 1. 一種N型金氧半電晶體的 跡. 體的製造方法，包括下列步 (a)提供一形成有閘雷拓你BB , ^ 極與閘極氧化層之半導體基 (b )植入銦離子，以在μ拷 在上攻開電極下方之半導體基底 形成一袋狀離子摻雜區，迚眭μ 4 # ,,^ ^ a ： 此時上述袋狀離子掺雜區以及上 遂間極氧化層之間的半導體基底具有缺陷（Med); ώ： c型離子於上述閘電極兩側下方之半導體基 底，以形成一源極/汲極之淡摻雜區域； (d)在上述閘電極的側壁形成一間隙壁（spacer);以 及 (e)植入N型離子於上述閘電極兩側下方之半導體基 底，以形成一源極/汲極之濃摻雜區域。 2. 如申叫專利範圍第1項所述之n型金氧半電晶體的製 造方法，其中上述半導體基底係矽基底。 3. 如申清專利範圍第1項所述之^型金氧半電晶體的製 造方法，其中上述閘電極係由摻入離子之複晶矽構成。 4’如申味專利範圍第2項所述之N型金氧半雷晶I#的製 造方法’其中上述閘極氧化層係二氧化矽層。 5 如申請專利範圍第1項所述之ν型金氧半電晶體的製 造方法’其中上述Ν型離子係砷離子。 6·如申請專利範圍第1項所述之Ν型金氧半電晶體的製 造方法，其中上述Ν型離子係磷離子。 7 ·如申請專利範圍第1項所述之ν型金氧半電晶體的製

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