TW432609B - Manufacturing method and structure of semiconductor device - Google Patents

Description

r Γ4 326 0 9 案號 87109266 JE_ 曰 修正 五、發明說明（i) 【發明之範圍】 本發明係有關於一種半導體製程，且特別係有關於一 種形成具有如柱條（pillar)或壁牆（wall)之突起表面 的方法及結構。 [發明之背景】 本發明有關於製作具有一個或更多如柱條或壁牆之突 起的半導體表面’其可作為如電容器之另一表面^塑之模 板 / 支撐(template /support )結構。 第1圖繪示傳統一種揮發性（volati le )記憶胞丨〇， 如DRAM (動態隨機存取記憶體）或SRAM (靜態隨'機存取記 憶體）的圖示。以此記憶胞1 0組成一二維陣列，每列提供 一字元線’每行提供一個或更多的位元線，每一 胞i 0 並與一字元線及至少…線連接。—特定記二J料 存取（access )動作’係错由提供—電壓至被存取記憶胞 所連接之字元線與位元線或偵測其上的電壓以啟動 Uct ivate )。如圖1所舉例之記憶胞1〇係包含一Μ〇^Ετ :金氧f導體場效電晶體）12的開關，其閘極與字元線礼 ”及極與位元線BL連接，其源極則與一電容器“相 連。為啟動字元線WL與位元線叽，可藉由將 =電容器丨4達成，或藉由偏測電容器14上特定電荷量： 由以上敘述可知有必要增加每一記憶胞之電容哭 ==的=加存於電容器14内的電荷，存於】 ——--电何重器]4之電容係數C與寫入

酽4 326 Ο 9 __案號87109266_年月日 修正_ 五、發明說明（2) 操作期間所施電壓V的函數（即Q = C V )，所施電壓值一般 來說為固定’例如5伏特、3.3伏特等。 另一方面，電容係數C係為電容板面積之函數，也就 是說，電容器之電容係數會隨著電容板面積的增加而增 加。然而，當記憶體尺寸，特別如記憶胞1 0尺寸變小，或 陣列中其它記憶胞尺寸變大或兩者同時發生時，半導體晶 方（d i e )平面能分配給每個記憶胞之電容器板表面積將 更少。為克服此問題，習知有許多提供相關技術以改變電 容平板的幾何形狀，從平面二維結構至非平面的三維結構 都有，請參照如美國專利第5, 5 1 2, 768，5, 492, 848， 5, 482, 885 > 5, 482, 882，5,466,62 7，5,459,095，5, 427, 974 >5,350,70 7 -5,332,696 '5,3 02,540 >5,256,587 -5,2 1 3,992，5，1 68,881 和5，1 58,90 5 等專利，以及Y.K.

Jun, S. K. Rha, S. C. Kira, J.S. Roh, W. S. Kira & H. G, Lee 等人於 IEEE 文獻 vol，13，no. 8，Aug·，1 992， p. 430-432所發表之”先進DRAM應用之調變的堆疊式電容器 製作與電器特性（The Fabrication and E1 ec tr i ca1 Properties of Modulated Stacked Capacitor for Advanced DRAM Application ) " ° 第2圖繪示一種模板/支撐結構3 0之例子，例如應用 於電容器平板之形成以增加表面積。如圖所示，多數個突 起（如壁牆或柱條）32形成於一基底上，每一突起32包含 一氮化物區34，例如在一矽方山（mesa ) 36上形成的氮化 矽（Si3N4 )。沈積一低壓（如40 torr )之03 /TE0S (臭 氧/四乙基矽酸鹽）薄膜38，以覆蓋氮化物區34之上表

酽4 326 Ο 9 _案號87109266__年月 』___ 五、發明說明（3) 面、基底部份37之上表面及矽方山36和氮化物區34之側壁 牆表面。配合模板/支撐結構30之突起32的頂表面和側表 面以及隔離的基底表面部份37，電容器平板將具有一三維 表面。因此，對於一既定的半導體晶方的平面面積而言， 電容器平板可形成較大的表面積而得到較大的電容係數 C。 使用低壓03 /TEOS薄膜38的好處是，可提供完全且均 勻的厚度覆蓋住結構30之每一突起32的頂表面和側表面。 然而’使用03 /TEOS形成薄膜38也同樣具有缺點，例如〇3 /TEOS薄膜38具有低防水性（water resistance)，意謂 著薄膜38曝露在大氣中容易吸收大量的水氣，進而使薄膜 38之特性（如抗電壓能力等）改變^此外，低壓& /TE〇s 薄膜38具有南水容積（water content)，因此若加熱稍 久其水份便會蒸發出來而破壞結構3 〇或晶方其它的部份。 再者’低壓〇3 /TEOS薄膜具多孔特性（p〇r〇us ),在高溫 時如1 0 0 0 °C或更高’薄膜將收縮丨丨％或更多；同樣地，低 壓〇3 /TEOS薄膜38之多孔特性將使得其蝕刻時的速率太高 而無法控制’例如以7 : 1之B〇E (緩衝氧化蝕刻液，如蝕 刻之媒介HF和NH4F以7 : 1比例混合）會有大於丨〇, 〇〇〇A / m i η的钮刻率。 【發明之概述】 因此本發明的目的便是要解決上述習知的缺點。 根據上述本發明之主要目的，提供一種半導體元件的製作 方法，包括下列步驟： (a) # - +導體層上形成一個或更多的突起；

32 6 Ο 9 _案號 87109266__年月 日 修正 五、發明說明（4) (b) 在該突起之頂表面和側表面上及隔離該突起之該半 導體層表面部份（如果有的話）上形成—TE〇s氧化 物；以及 (c) 形成一〇3 /TEOS薄膜並覆蓋在該？£]〇5氧化層上。 其中，TEOS氧化層，如為—低壓（如〜7〇 torr)

〇3 /TE0S薄膜，或為一電漿輔助型化學氣相沈積（pECVD )之〇3 /TE0S薄膜；〇3 /TE0S薄膜則為一較厚的高壓（如 20 0 〜6 0 0 torr ) 03 /TE0S 薄膜。 高壓〇3 /TE0S薄膜可避免所有習知的缺點；低壓〇3 / TE0S或PECVD 0z/TE0S層覆蓋突起之氮化物區，使得高壓 〇2 /TE0S層將連續以一均勻厚度覆蓋整個結構。 【實施例說明】 向來，砂突起上之低壓〇3 /TE0S絕緣遮蔽薄膜所產生 的問題便難以解決’尤其是高壓〇3 /TE0S薄膜又不能黏附 於突起上。特別是相關研究也顯示，當沈積過程中提升其 壓力，聚集在突起之氮化物罩幕區内之〇3 /TE〇s物質的量 將減少’結果會造成不均勻的覆蓋層面，甚至於突起的氮 化物罩幕區無覆蓋的情形，而本發明便是要解決此問題。 請參照第3〜7圖’其繪示一種根據本發明之製程方法 的元件剖面圖。首先，如圖3所示，一氮化物層1 〇 2，例如 為一 Si3N4 ’沈積於一石夕基底1〇〇上。基底為摻雜了 n型離 子，如砷（As)或磷（P)離子的基底（當然，基底也岢 摻雜P型離子’如硼（B )離子）。接著，氤化物層1 〇2以 一微影（1 ithographic )製程定義出圖案，係由一光阻材 豸塗覆於氮化物層102上方，再經由一光罩（mask)的曝

第7頁 f 五、發明說明（5) 光元成。光罩能選擇性讓部份的光阻區曝光，光經由光罩 使區域104的光阻材質曝光，其餘未曝光的光阻材質便會 被移除。其中，區域丨〇 4的尺寸與間距报小但仍可讓半導 ，之光微影製程的光微影分解得以進行，内部的間距係為 每一記憶胞電容器之用。 如圖4所示’未有光阻區域丨〇4覆蓋的氮化物部份將被 垂直地蝕刻掉，例如aNF3、CF4或HBr為蝕刻液，使得氮 化物區域106具有與光阻區域丨〇4近似的相同尺寸，接著光 阻區域1 0 4便被移去。 如圖5所示’利用氮化物區1 〇 6為一罩幕，使用NF 3、 C F 4或Η B r為敍刻液將矽基底1 〇 〇钱刻出深的凹槽1 1 〇，以形 成如壁牆或柱條形狀的突起108。其中，凹槽11〇的深度範 圍約從0.5至2. 0/zm ’每一突起108包含一氮化物區， 石夕突起方山頂部的截面積尺寸和形狀與覆蓋的氮化物區近 似相同。每一突起108被鄰接突起的基底10〇表面部份112 所隔開，表面部份112也可包含圍繞突起1〇8之基底表面的 周邊面積部份。 接著，如第6圖所示，一第一氧化物薄膜114沈積於突 起108與表面部份112的頂部及側表面。此薄膜114可為一 薄且低壓，例如30〜70 torr的Og/TEOS薄膜，其厚度範 圍約為100A至300A ;同樣地，薄膜114也可為一PECVD的02 /丁£〇8薄膜，其厚度範圍約為100凡至30(^。此一薄膜114 可黏附於所有突起1 08上，特別是在氮化物區1 〇6及表面部 份11 2。而且’薄膜11 4將以連續的一均勻厚度覆蓋在突起 108與表面部份112上，使得薄膜114能配合突起1〇8與表面

第8頁 P432609 曰 _案號 87]092fifi 五、發明說明（6) 部份11 2的幾何形狀形成。 再來’如圖7所示，一第二氧化物薄膜16沈積於薄膜 14上。此薄膜1 1 6較佳是以高壓，如20 0〜600 torr所形成 的0s/TE0S薄膜，其沈積的壁牆厚度範圍約為1〇〇4至 1 0 0 0 A。薄膜1 1 6也是以連續的一均勻厚度覆蓋，以配合薄 膜114底層’即突起與表面部份Π2的幾何形狀。 一般而言，高壓〇3/TEOS薄膜丨〗6不會連續且均勻地 黏附於包含矽和氮化物的結構上，然而，高壓％ /TE〇s薄 膜116卻會連續且均句地黏附在另一03 /TE0S薄膜或PECVD 的％ /TE0S等上。因此，薄的氧化薄膜114係當作—緩衝 層（buffer layer )使得薄膜116能均

= 為薄，不管如何，薄膜116係提二J =遮敝保f ’以解決薄膜層114吸水與蒸發出水份的問 ^而且外圍的薄膜116表面同樣較薄膜114的多孔性問題 以: ί ί ΐ明已以—較例實施例揭露如i，铁苴並非用 神和範圍内，當可作此4 + ^ :者在不脫離本發明之精 護範圍當視後午=與潤，’因此本發明之保 <〒吻專利乾圍所界定者為準。 Γ ^9〇^66_年月日 修正_ 圖式簡單說明 【圖式簡單說明】 為讓本發明之上述和其他目的、特徵、和優點能更明顯易 懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說 明如下： 第1圖繪示一種習知的揮發性記憶胞； 第2圖繪示一種習知的半導體結構；以及 第3〜7圖繪示根據本發明之一較佳實施例所繪示的半 導體製程及形成的結構。 【圖式之符號說明】 10 記憶胞 12MOSFET 14 電容器 3 0模板/支撐結構 32 突起 34氮化物區 36 矽方山 3 7基底表面部份 38 03 /TEOS 薄膜 100 基底 1 0 2氮化物層 104 光阻區域 1 0 6氮化物區 108 突起 110凹槽 112 基底表面部份 1 1 4第一氧化物薄膜 116 第二氧化物薄膜

第10頁

Claims (1)

1. Ρ4 326 〇 9 —-寒號 8710Q慨_年月日__ 六、申請專利範圍 1 一種半導體元件的製作方法，包括： (a) 在一半導體層上形成一個或更多的突起； (b) 在該突起之頂表面和側表面上及隔離該突起之該 半導體層表面部份（如果有的話）上形成一TEOS 氧化層；以及 (c) 形成—〇3 /TEOS薄膜並覆蓋在該TEOS氧化層上。 2. 如申請專利範圍第1項所述之半導體元件製作方法，其 中該步驟（b)包含以一第一壓力沈積該TEOS氧化層，該 步驟（c)包含以一第二壓力沈積該〇3 /TEOS薄膜，且該 第二壓力高於該第一壓力。 3. 如申請專利範圍第1項所述之半導體元件製作方法，其 中該步驟（b)包含沈積一PECVD的02 /TEOS作為該TEOS氧 化物。 4 ·如申請專利範圍第1項所述之半導體元件製作方法，其 中該TEOS氧化層較該〇3 /TE〇S薄膜薄。 5.如申請專利範圍第1項所述之半導體元件製作方法，其 中’ δ亥步驟（c)更包含於/壓力範圍2〇〇〜6〇〇 torr沈積 該〇3 /TEOS薄膜。 6 ·如申請專利範圍第5項所述之半導體元件製作方法，更 包含於一壓力範圍3〇〜7〇 torr沈積該TEOS氧化層的步 7.如申請專利範園第1項所述之半導體元件製作方法，更 包括： (al)於該半導體層上形成—光罩層；

   f W432enr --塞號__年月日_修正_ 六、申請專利範圍 " (a2)定義該光罩層以形成一個或更多的光罩區域；以 及 (a3)垂直蝕刻該半導體層以形成位於每一該光罩區域 下的一突起，且該突起與光罩區域具有近似相同 的戴面。 8. 如申請專利範圍第1項所述之半導元件製作方法，其中 每一該突起包含具有至少一曝露表面的一氮化物區，其 係為該TEOS氧化層所覆蓋。 9. 一種半導體結構，包括： (a) —個或更多的突起’突出於一矽層上； (b) —氤化物區，沈積於每一該突起上，具有與該突 起頂部近似相同的截面； (c) 一第一連續未中斷的低壓〇3/TEOS薄膜，沈積在 該氮化物區頂表面和側表面’該矽突起的側表面 及隔離該矽突起之該矽層的每一頂表面部份；以 及 ， (d) —第二連續未中斷的高壓〇3 /TEOS薄膜，沈積在 該第一03/TE0S薄膜上’該第—h/TEOS薄膜的 厚度與形成的壓力皆較該第二〇3 /TEOS薄膜大。 1 0.如申請專利範圍第9項所述之半導體結構，其中該第一 〇3 /TEOS薄膜和該第二％ /TE0S薄膜係配合該氮^物 區、該突起及隔離該矽突起之頂表面部份的形狀形 成。 11，一種半導體結構，包括：

   第12頁 ^ 月曰 倐 ______ (a) _ (b) —,或更多的突起’突出於一矽層上； 办氣化物區，沈積於每一該突起上，具有與該 (C)穴起頂部近似相同的截面； —連續未中斷的低壓02 /TE0S薄膜，沈積在該 氮化物區頂表面和侧表面，該矽突起的側表面 及隔離該矽突起之該矽層的每一頂表面部份； 以及 (d)—連續未中斷的高壓％ /TE0S薄膜，沈積在該0 /TE〇S薄膜上，該〇3 /TE0S薄膜的厚度與形成 的愿力皆較該02 /TEOS薄膜大。 12·如申請專利範圍第1 1項所述之半導體結構，其中該〇2 /TEOS薄膜和該匕/TE〇s薄膜係配合該氮化物區、該 突起及隔離該矽突起之頂表面部份的形狀形成。