TW424336B - Manufacturing method for non-volatile memory cell having high coupling ratio - Google Patents

Description

五、發明說明（i)

本發 單元之製 記憶體單 請參 體單元的 一半導體 半導體基 置分別摻 極區1 2及 之間形成 體基板10 上述堆疊 11' 以及 漂 控 月係有關於一種非揮發性（nonvoiatii 造方特別是有關於一種具高麵合率非：二 兀之製造方法。 y Γ 照第1圖’第1圖係顯示習知Ν通道非揮發性記憶 4面圖。習知Ν通道非揮發性記憶體單元1包括： 基板10以及—堆疊閘極（stacked gate)20。上述 板1〇了為P型基底（p_substracte)，於其既定位 植成N+型摻植區i 2及…型摻植區i 4，而分別為源 汲極區14，同時於上述源極區12與上述汲極區14 通道區1 6。而上述堆疊閘極2〇係形成於上述半導 之源極區1 2與汲極區1 4之間的通道區〗6以上，且 閘極20係依序為一隧穿氧化物層（tunnel 〇xide) 浮閉極（floating gate)24、一閘極氧化層26、 制閘極（control gate)28。 當對上述習知N通道非揮發性記憶體單元1進行程式化 (program)時，首先，於上述N通道非揮發性記憶體單元i 的控制閘極2 8及ί及極區1 4施加較上述習知非揮發性記憶體 單元1的源極區12高的電壓，俾使電子在上述汲極區14處 藉由熱電子注入（hot electron injection)的 Fowler-Nordheim(F-N)隧道效應（tunnel effect)而經由 上述隧穿氧化物層22注入至上述漂浮閘極24。且當對上述 N通道非揮發性記憶體單元1進行抹除（erase )時，則將上 述源極區12的電壓提高，使注入至上述漂浮閘極24的電子 藉由Fowler-Nordheim(F-N)隧道效應而經由上述隧穿氧化

第4頁 五、發明說明（2) 物層22而回至上 F】2。先τ # μ ^ 通道非揮發性記,]·咅體簞分彳# 1 £ 1 2。為了讓非揮發性記已U體早（I的源極 作時能夠更有效率，—上在進行程式化和抹除動 有尚耦合率（C0Upling rati〇)。 早贫性退憶體卓7C具 參照第2圖，其顯示習 電壓耦合之等效電路圈.甘：\道非揮發性記憶體單元中 閘極兩者間之等效電容 _ ， fg表不漂洋閘極和控制 斗费今^ 電谷Cfd表示漂浮閘極和汲極 、'谷，f s表不漂浮閘極和源極^ ^ ^ ^ ^ ^ ^ ^ ^ 示漂浮閘極和丰導體其ώ „咕 予双电各’ Cf sub表 憶體單"-ϋ 荨效電$。當對非揮發性記 極上化或抹除動作時，必須於開極、源"及 極上施加特疋電壓，以控制熱電子之流向 極上之電壓Vf如下所示： 叶你夺閉

Vf 菩(VSS+蓄 xVds)

x Vgs 4- Cfd x Vds CT 其中，CT = Cfg + Cfs + Cfsub + Cfd，Vds表示汲極和源極間 之電壓’ Vgs表示閘極和源極間之電壓。 令Cfg之電容值增加時，電壓Vf則往電壓Vgs逼近。由 於，所施加於控制閘極上之電壓Vgs (相對於源極）較能夠 完全耦合至漂浮閘極；亦即，非揮發性記憶體單元具有較 高耦合率（coupling ratio)，藉此而提高其程式化和抹除 之效率。 由上述可知，藉由提高Cfg之電容值便能夠達到轉合 率之目的。

第5頁 五、發明說明（3) 方法本^明之目的為提出一 #非揮發性記憶體單元之製作 ’藉由增加漂浮閘極和控制閘極兩者間之等效電容 記二體之軍面-積’達：提咼電容值之目❾’進而使非揮發性 己隐體早疋，例如EPR0M或以”⑽具有高耦合率。 二：達到上述目的，本發明之方法包括如下步驟。 --沣^形成閘極氧化層於一半導體基底之上。再形成 =極層（例如為複晶矽層）於該閘極氧化層之上 中々該漂浮閘極層具有崎嶇不平之表 其 表面積。 个卞t表面，以大幅增加其 =形成隧穿層於該漂浮閘極層之表面上。之 控制閘極層於該隧穿層之上。 形成 層' ίί閉制閘極層、該隨f層、該漂浮閘極 疊閑極結構，且使夺丰_ :广：禪發陡3己隐體早凡之堆 側。最铉一使省+導體基底路出於該閘極結構之兩 兩側。，.仃離子佈植，形成源/汲極於該閘極結構之 圖式之簡單說明： 僅，的'特徵、和優點能更明顯易 如下：，义佳只施例，並配合所附圖式，做詳細說明 圖；第1圖係顯示習知N通道非揮發性記憶體單元的剖面 之等：2電圖路顯圖示;習知N通道非揮發性記憶體單元中電堡耦合

第3A〜3F圖顯示本發明 第一實施例之流程刮面圖；以 及 第4A~4F圖顯示本發明 符號說明： 第一實施例之流程剖面圖 10〜半導體基底；12、14〜N+型摻植區；16~通道； 2〇~堆疊閘極：22〜隧穿氧化物；24〜漂浮閘極； 26〜閘極氧化層；28、控制閘極；3〇〜半導體基底； 3卜閘極氧化層；32、複晶矽層；33~TE〇s層； 34〜島狀複晶矽層；35〜漂浮閘極層；36〇n〇隧穿層； 37〜複晶矽層；38〜堆疊閘極；38b〜漂浮閘極； 3 8 a〜控制閘極；3 9〜源/汲極區。 實施例一： 參照第3A圖至第3F圖，其顯示本發明製造方法第一實 施例之流程剖面圖。在此實施例中之非揮發性記憶體單元 為EP_。 首先’依序形成閘極氧化層31、經過摻雜之複晶矽層 32、及TE0S層33 (或是氧化層thermal oxide)於P型半導 體基底30之上，如第3圖所示。上述複晶矽層32之厚度約 為1 00 0埃，TE0S層33之厚度約為20 0埃。 接著’形成複數島狀複晶碎層（rugged polysilicon) 34分佈於TE0S層33之上，如第3B圖所示。 以該等島狀複晶矽層34為罩幕，蝕刻TE0S層33而露出 複晶矽層3 2。再蝕刻去除該等島狀複晶矽層3 4，以露出殘

第7頁 ^^4336 五、發明說明（5) 留之TEOS層33。在去除該等島狀複晶矽層34之同時，露出 於TEOS層33外之複晶矽層32也部分遭到蝕刻。 去除殘留之TEOS層33而露出複晶矽層32，作為漂浮聞 極層35，結果如第3C圖所示。在此因為漂浮閘極層35具有 崎嶇不平之表面，故增加了其表面之面積。 形成隧穿層36於該漂浮閘極層35之表面上；在此該随 穿層可為ΟΝΟ層。再沈積控制閘極層37於該⑽0層36之上， 結果如第3D圖所示。該控制閘極層37可為複晶矽層、咬是 WSix。 - 以自動對準閘極蝕刻（self-aligned gate etehing) 方式’定義餘刻該控制閘極層3 7、該隨穿層3 6、該漂浮閑 極層35、及該閘極氧化層31 ’以形成EPR〇M單元之堆疊閘 極38，且使該半導體基底露出於該堆疊閘極38之兩側，結 果如第3E圖所示。該堆疊閘極38包含有控制閘極38a、和° 漂浮閘極38b。 最後，使用能量15〜60KeV、摻雜濃度1〇15〜5 χ1〇15個 /cM之坤離子進行離子佈植，以形成源/汲極區39於該堆 疊間極38之兩側’如第3F圖所示，而完成^臟單元之製 作。 實施例二： 參,¼第4 A圖至第4 C圖，其顯示本發明製造方法第二實 施例之流程剖面圖。在此實施例中與上述實施例一相同之 部分則以相同數字符號標示。 首先，依序形成閘極氧化層31、經過推雜之複晶石夕層

第8頁 ^24336 五、發明說明（6) 32於P型半導體基底30之上，如第4A圖所示。上述複晶石夕 層32之厚度約為1000埃。 接者’形成複數島狀複晶石夕層（rugged polysilicon) 34分佈於複晶矽層32之上’而構成漂浮閘極層35，如第4B 圖所示。在此因為漂浮閘極層35層具有崎啦不平之表面， 故增加了其表面之面積。 形成隧穿層36於該漂浮閘極層35之表面上，結果如第 4C圖所示；在此該隧穿層可為όνο層。 再沈積控制閘極層37於該0Ν0層36之上，如第4D圖所 示；該控制閘極層3 7可為複晶石夕層、或是f s i χ。 以自動對準閘極蝕刻方式，定義蝕刻該控制閘極層 37、該随穿層36、該漂浮問極層35、及該閘極氧化層31， 以形成ΕΡΚ0Μ單元之堆疊閘極38，且使該半導體基底露出 於該堆疊閘極38之兩側，結果如第4Ε圖所示。該堆疊閘極 38包含有控制閘極38a、和漂浮閘極38b。 最後’使用能量15〜60KeV、摻雜濃度ι〇ΐ5〜5 χ1〇15個 /cm之砷離子進行離子佈植，以形成源/汲極區39於該堆 疊閘極38之兩侧，如第4F圖所示，而完成EPR〇M單元之制 作。 衣 丄由上述實施例可知，漂浮閘極38b和控制閘極38&兩 2能提供之電極面積大於習知技術所能提供者；因此，严 汙閘，和控制閘極兩者間之等效電容Cfg可達到相對較高$ 之電容值’所以提高非揮發性記憶體元件之耦合率同 昇其程式化或抹除時之效率。

第9頁 五、發明說明（7) --- 在上述實施例中，為了更進一步提高電容Cfg之 亦可以將ΟΝΟ隧穿層，改用具有高介電常數之介 如Ta205等。 M '例 雖然本發明已以兩個較佳實施例揭露如上，然复， 用以限定本發明’任何熟悉本項技藝者，在不 ^ “並非 之精神和範圍内，當可做些許之更動和潤飾， f發明 之保護範圍當視後附之申請專利範圍所界定者為準。替明

第10頁

Claims (1)

1. 3 3 6 六、申請專利範圍 1. 一種具高耦合率非揮發性記憶體單元之製造方法， 包括： 形成閘極氧化層於一半導體基底之上； 形成一漂浮閘極層於該閘極氧化層之上；其中，該漂 浮閘極層具有崎啦不平之表面，而增加其表面積； 形成隧穿層於該漂浮閘極層之表面上； 形成控制閘極層於該隧穿層之上； 蝕刻該控制閘極層、該隧穿層、該漂浮閘極層、及該 閘極氧化層，以形成該非揮發性記憶體單元之堆疊閘極結 構，且使該半導體基底露出於該閘極結構之兩側；以及 進行離子佈植，以形成源/汲極於該堆疊閘極結構之 兩側。 2. 如申請專利範圍第1項所述之方法，其中，該漂浮 閘極層之形成步驟包括：形成主要導電層於該閘極氧化層 之上；以及，形成複數島狀導電層分佈於該主要導電層之 上，而構成該漂浮閘極層。 3. 如申請專利範圍第1項所述之方法，其中，該漂浮 閘極層之形成步驟包括： 依序形成主要導電層、絕緣層於該閘極氧化層之上； 形成複數島狀導電層分佈於該絕緣層之上； 以該等島狀導電層為罩幕，钱刻該絕緣層而露出該主 要導電層； 蝕刻該等島狀導電層 '和露出於該絕緣層外之該主要 導電層，使該主要導電層具有崎嶇不平之表面；以及

   第11頁 ^24336 六、申請專利範圍 去除該絕緣層而霞ψ好^ ,, ^ 增阳露出该主要導電層’作為該漂洋閘極 層。 士i4道tr奢專利範圍第2項或3項所述之方法，其中，該 f::2該等島狀導電I係由複晶矽所形成。 5. 如申請專利範圍第2項或3項所述之方法， 該 絕緣層可由TEOS、或氧化層等所形成^ 、 σΛ 6. 如申請專利範園第〗塌μ μ & a a 所4之方法，其中，該控制 閘極層係由複晶矽、或ws ix所形成。 7. 如申請專利範圍第j項所述之方法，其中，該隧穿 a係由ΟΝΟ、Ta205、或具有高介電常數之介電質所形成。 8·如申請專利範圍第丨項所述之方法，其中’該半導 體基底為p型，該離子佈植係使用能量介於15 6〇1^?、摻 雜ϊ農度介於l〇15〜5Xl〇15個/ cm2之珅離子。 9_如申請專利範圍第1項所述之方法，其中，該非 發性記憶體係為EPROM、或pprom。