TW423141B - ESD protection circuit suitable for mixed-voltage I/O circuit - Google Patents

Description

423141 五、發明說明（1) 本發明係有關於抗靜電放電技術，特別是有關於一種 ，用於混合式電壓輸入/輸出電路（mixed_voltage 1/0)之 靜電放電保護電路；當於靜電放電事件下，係經由級聯 (cascaded)之MOS電路觸發側向半導體控整流器導通，藉 以釋放靜電放電應力。 伴隨著半導體元件尺寸縮減的趨勢，許多積體電路之 電源供應電壓已降低至3. 3V、甚或更低的準位。'但是，為 了能與具有5V電源供應電壓之積體電路相容，3. 3v(甚或 更低）積體電路的輸入/輸出端，必須要有能承受5V電壓信 號之能力，故此3. 3V積體電路即稱之為混合式電壓輸入/ 輸出電路（ro i X e d - v ο 11 a g e I / 〇)。 由於靜電放電（electrostatic discharge)效應是評 價積體電路可靠度良窳時所需考量的重要因素之一，因 此’習知適用於混合式電壓輸入/輪出電路之靜電放電保 護電路，即如Warren R· Anderson與David B. Krakauer 揭示於"ESD Protection for Mixed-Voltage I/O Using NMOS Transistors Stacked in a Cascode Conf igurat ion" —文中，利用設置在輸入/輸出緩衝器之 兩個串接NM0S電晶體，導通釋放靜電放電應力。 然而，此習知靜電放電保護電路實則是利用寄生於半 導體基底内之側向雙極性接面電晶體，當有侧向靜電放電 應力出現在輸入/輸出緩衝墊時，導通電流釋放靜電放電 應力。但是，雙極性接面電晶體釋放靜電放電應力之效果 並不理想。

4 2 3 14 1 五、發明說明（2) 因此，本發明之一目的，在於提供一種適用於混合式 電壓輸入/輸出電路之靜電放電保護電路。當於靜電放電 事件下，係經由級聯之MOS電路觸發側向半導體控整流 益’再^側向半導體控整流器導通釋放靜電放電應力。 為獲致上述目的’本發明可藉由提供一種靜電放電保 護電路來完成。此靜電放電保護電路適於混合式電壓輸入 /輸出電路之應用，包括：一側向半導體控整流器與一級 聯MOS電路。側向半導體控整流器係耦接於混合式電壓輸 入/輸出電路之一輸入/輸出墊處。而級聯M〇s電路係與側 向半，體控整流器整合於一半導體基底内。當級聯M〇s電 路因崩潰產生一電流，則觸發側向半導體控整流器導通。 據此1若有靜電放電效應發生於輸入/輸出墊時，藉 由級％MOS+電路4 7内接面的崩潰’觸發半導體控整流器導 ，，二，藉以釋放靜電放電應力。再者，半導體控整流器 ^生會驟回現象，因而將輸入/輸出墊處電位鉗位至較低 地位，保護内部電路免於靜電放電破壞。 f Γ，若半導體控整流器具有一浮接井區，更可進一 步降低觸發電壓. 為讓本發明卜# 顯易僅，下 細說明如下 松 — &上迷和其他目的、特徵、和優點能更明 •特舉一較佳實施例，並配合所附圖式，作詳 圖示之簡單說明： 第1圖係顯示根披太 _ ( 佳實施例製於一半導據/發明之静電放電保護電路第一較 Τ守體基底之剖面圖；

第5頁 231^1 五、發明說明（3) 第2圖係顯示第1圖第一較佳實施例之等效電路圖； 第3圖係顯示根據本發明之靜電放電保護電路第二較 佳實施例製於一半導體基底之剖面圖； 第4圖係顯示第3圖第二較佳實施例之等效電路圖； 第5圖係顯示根據本發明之靜電放電保護電路第三較 佳實施例之等效電路圖；以及 第6圖係顯示根據本發明之靜電放電保護電路第四較 佳實施例之等效電路圖。 符號說明： 1〜輸入/輸出墊；24、44〜側向半導體控整流器；以 及’27、47〜級聯MOS電路。 實施例： 第一實施例 請參照第1圖’所示為根據本發明之靜電放電保護電 路第一較佳實施例製於一半導體基底丨〇之剖面圖。假若半 導體基底10是一 P型基底’則尚於基底1〇的既定位置内形 成有一 N型井區11。在!^型井區丨丨的範圍内，形成有p型摻 雜區12和N型摻雜區13 ;在P型半導體基底1〇内，則形成有 N聖摻雜區14和P型摻雜區型摻雜區a和N型摻雜區13 成電/性耦接後，及於一輪出/輸入墊（I/〇 pad) i，此接合 墊1係耦接至内部電路（未圖示）。而N型摻雜區Η和p型摻 雜區1 5成電性耦接後及於v 〇〇 另外，設置有N型摻雜區丨6於？型基底1〇與和N型井區 11之間。因此，P型摻雜區丨2較之N型摻雜區〗3接近N型摻

-¾ 423141 五、發明說明（4) 雜區16 ’N型摻雜區14較之P型摻雜區15接近N型摻雜區 16。再者’另設置N型摻雜區17於P型基底10内，與N型摻 雜區1 4和1 6以既定間距相隔，位於N型摻雜區1 4和1 6之 間。此外’ N型摻雜區1 6和1 7間之基底1 〇上設置有閘極結 構1 8，N型摻雜區1 7和1 4間之基底1 〇上設置有閘極結構 1 9。閘極結構1 8和1 9包含介電層和電極層，其中，閘極結 構1 8連接至VDD，而閉極結構丨9則連接至l。當於電路操作 模式（circuit operati〇n)下，VDD 係提供 33V(或更低)、 壓’ VSS則通常是提供接地電位。 · 如疋，P型摻雜區12、N型井區π、以及p型基底1〇 等，分別建構得一pNp雙極性接面電晶體2〇之射極、基極 2極。㈣井區η、P型半導體基底10、以及N型推“ 荨，分別建構得一NPN雙極性接面電晶體21之集極、 極和射極。第2圖所示即為第J圖之等效電路，圖示中， 阻22和23分別代表N型井區u和？型基底1〇的展阻 (spreading resistance)。以如是之連接方式，由 20與21建構成一側向半導體控整流器24。 曰曰 另外，N型摻雜區丨6和丨7、以及問極 ，電晶體251型摻雜區17和“、以及閑極結以： 構得NMOS電晶體26。由於剛晶體25與26共用 區Π，故_電晶體25與26建構成一級聯M = ㈣型摻雜區u可視為N型井區^接觸區（c〇=t27由 ，故就電路型態而言，級 向半導體控整流器24之陽極閑與^之間。疋連接於侧 五、發明說明（5) 據此，當有靜電放電效應發生於輸入/輸出墊1時，藉 由級聯MOS電路27内N型摻雜區16接面的崩潰，觸發半導體 控整流器24導通電流，藉以釋放靜電放電應力，並且半導 體控整流器24產生驟回（snapback)，因而將輸入/輸出塾1 處電位鉗位（clamped)至較低地位，保護内部電路免於靜 電放電破壞。 第二實施例 請參照第3圖，所示為根據本發明之靜電放電保護電 路第二較佳實施例製於一半導體基底30之剖面圖。假若半 導體基底30是一P型基底，則尚於基底30的既定位置内形 成有一 N型井區31。在N型井區31的範圍内，僅形成有p型 摻雜區32，並無N型摻雜區之設置，故N型井區31成浮接狀 態。在P型半導體基底30内，則形成有N型摻雜區34和P型 摻雜區35 〇P型摻雜區32連接輸出/輸入墊1，此接合墊1係 輕接至内部電路（未圖示）。而N型摻雜區34和P型摻雜區35 成電性耦接後及於Vss。 另外，設置有N型摻雜區36於P型基底30與和N型井區 31之間。因此，N型摻雜區34較之P型摻雜區35接近N型摻 雜區36。再者’另設置n型摻雜區37於P型基底30内，與N 型摻雜區34和36以既定間距相隔，並位於n型摻雜區34和 36之間《此外’ N型摻雜區36和37間之基底30上設置有閘 極結構38，N型摻雜區37和34間之基底30上設置有閘極結 構39 °閑極結構38和39包含介電層和電極層，其中，閘極 結構38連接至VDD，而閘極結構19則連接至&。當於電路操

A 23 U 1 ^^ 五、發明說明" ------ 作振—7 . 蔽八ulrcuit operation)下，v⑽係提供33V(或更低） % l ’ Vss則通常是提供接地電位。 如疋，P型摻雜區32、N型井區31、以及p型基底3〇 宋’分別建構得一PNP雙極性接面電晶體4〇之射極、基極 ^極。N型井區31、p型半導體基底3〇、以及N型摻雜區 ’分別建構得一NPN雙極性接面電晶體41之集極、基 極和射極。第4圖所示即為第3圖之等效電路，圖示中，電 阻43分別代表P型基底30的展阻（spreading resistance)。以如是之連接方式，由電晶體4〇與41建構 成~侧向半導體控整流器44，唯此側向半導體控整流器44 具有—浮接井區31。 另外，N型摻雜區36和37、以及閘極結構38等建構得 NM0S電晶體45 ’ N型摻雜區37和34、以及閘極結構39等建 構得NM0S電晶體46。由於NM0S電晶體45與46共用N型摻雜 區37 ’故NM0S電晶體45與46建構成一級聯M0S電路47。由 於N型掺雜區36可視為N型井區31之接觸區（con tact region) ’故就電路型態而言，級聯M〇s電路47是連接於側 向半導體控整流器44之陽極閘與Vss之間。 據此’當有靜電放電效應發生於輸入/輸出墊1時，藉 由級聯M0S電路47内N型摻雜區36接面的崩潰，觸發半導體 控整流器44導通電流’藉以釋放靜電放電應力，並且半導 體控整流器44產生驟回（snapback)，因而將輪入/輸出墊1 處電位鉗位（c 1 araped)至較低地位，保護内部電路免於靜 電放電破壞。由於半導體控整流器44具有浮接井區31，故

第9頁 4231^1 五 '發明說明（7) 可進一步降低觸發電壓。 第三實施例 請參照第5圖，所示為根據本發明之靜電放電保護電 路第三較佳實施例之等效電路圖。本例中，係將第一實施 例之級聯MOS電路27 ’連接於側向半導體控整流器24之陽 極與Vss之間。 第四實施例 請參照第6圖’所示為根據本發明之靜電放電保護電 路第四較佳實施例之等效電路圖。本例中，係將第二實施 例之級聯MOS電路47，連接於側向半導體控整流器44之陽 極與Vss之間。 綜合上述，本發明之靜電放電保護電路，適用於混^ 式電壓輸入/輸出電路之應用。當於靜電放電事件下，係 經由級聯MOS電路觸發側向半導體控整流器，再由側向半 導體控整流器導通釋放靜電放電應力。若半導體控整流f 44具有浮接井區，可更進一步降低觸發電壓。 雖然本發明已以較佳實施例揭露如上，然其並非用^ 限定本發明，任何熟習此技藝者，在不脫離本發明之精辛 和範圍内，當可作更動與潤飾，因此本發明之保護範圍4 視後附之申請專利範圍所界定者為準。 s

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Claims (1)

1. ^23141 六、申請專利範圍 1. 一種靜電放電保護電路’適於混合式電壓輸入/輸 出電路之應用；該靜電放電保護電路包括： 一側向半導體控整流器，耦接於該混合式電壓輸入/ 輸出電路之一輸入/輸出墊處；以及 一級聯MOS電路，與該側向半導體控整流器整合於一 半導體基底内；當該級聯MOS電路因崩潰產生一電流’則 觸發該側向半導體控整流器導通。 2. 如申請專利範圍第1項所述之該靜電放電保護電 路’其中，該級聯MOS電路耦接於該側向半導體控整流器 之陽極閘與陰極之間。 3. 如申請專利範圍第1項所述之該靜電放電保護電 路’其中，該級聯MOS電路耦接於該侧向半導體控整流器 之陽極與陰極之間。 4. 如申請專利範圍第1項所述之該靜電放電保護電 路，其中，該級聯MOS電路包括複數串接之MOS電晶體。 5. 如申請專利範圍第4項所述之該靜電放電保護電 路’其中，該等MOS電晶體之一者是閘、源極耦接之電晶 體。 6. —種靜電放電保護電路，適於混合式電壓輸入/輸 出電路之應用；該靜電放電保護電路包括： 一側向半導體控整流器，耦接於該混合式電壓輸入/ 輸出電路之一輸入/輸出墊處’該側向半導體控整流器具 有一浮接井區；以及 一級聯MOS電路，與該側向半導體控整流器整合於一

   第11頁 4 23 M1 ， 六、申請專利範圍 半導體基底内；當該級聯MOS電路因崩潰產生一電流，則 觸發該側向半導體控整流器導通。 7. 如申請專利範圍第6項所述之該靜電放電保護電 路，其中’該級聯MOS電路耦接於該側向半導體控整流器 之陽極閘與陰極之間。 8. 如申請專利範圍第6項所述之該靜電放電保護電 路’其中，該級聯MOS電路耦接於該側向半導體控整流器 之陽極與陰極之間。 9_如申請專利範圍第6項所述之該靜電放電保護電 路’其中’該級聯MOS電路包括複數串接之MOS電晶體。 10·如申請專利範圍第9項所述之該靜電放電保護電 路，其中，該等MOS電晶體之一者是閘、源極耦接之電晶 體。 曰曰

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