TW417277B - Semiconductor apparatus and the manufacture method thereof - Google Patents

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A7 417277 _B7 五、發明說明（1 ) 【發明所屬之技術領域】 (請先閱讀背面之注意事項.埃寫本頁) 本發明係關於半導體裝置及其製造方法，特別係關於適 用於邏輯/DRAM混載裝置之記憶胞電晶體構造及其製造 方法。 [習知技術〕 近年爲了實現與記憶體之高速且大量之資料傳送，謀求 將邏輯及DRAM混載於1個晶片之技術發展。於邏輯電路 裝置中，爲了比習知更提升電路性能，而使用於MOS電 晶體之閘極、及源極、汲極擴散層上，貼裝金屬矽化膜， 以使其達低電阻化之技術。故，對邏輯/ DRAM混載裝置 之DRAM記憶胞，亦期盼能使用相同之低電阻化技術。 經濟郢智慧財產局員工消費合作社印製 惟，對於DRAM記憶胞，爲了抑制伴隨於記憶體電容器 之接合時之漏電流，並爲了提升電荷保持特性，以不將金 屬砂化膜貼於源極、没極區域宜（例如"Trade-offs in the Integration of High Performance Devices with Trench Capacitor DRAM", S. Crowder etal, p 45-48 IEDM971 )。其 原因之一爲在將金屬矽化膜形成於源極、汲極區域表面間 之情況下，會有因金屬矽化膜穿透擴散層而產生接合漏電 流之虞。又，爲了要形成金屬矽化膜，通常需於源極、汲 極區域，以lE15/cm2以上之滲雜量，形成高濃度雜質擴散 層。而若形成此種高濃度雜質擴散層，則會因此高濃度雜 質擴散層使接合漏電流變大。 【發明所欲解決之課題】 於邏輯/ DRAM混載裝置中，如何減少製造步驟係爲一 -4- 本紙張瓦度適用中國國家標準（CNS)A4規格（210 X 297公釐) 4Π A7 B7 五、發明說明（2) 重要課題。故，期盼謀求一面可使製程簡化，一面可求取 源極、汲極擴散層及閘極之低電阻化，並且可保持記憶體 電容器I優異I電荷保持特性之邏輯/DRAM混載裝置之 製造技術。 若於1晶片内，於邏輯電路部貼裝金屬矽化膜，而於 dram胞陣列部不貼裝金屬矽化膜，以此種方式區分區域 後，則需要追加對應之遮軍步驟及其附加步驟，會招致製 造步驟之增加。 本發明即係鑑於上述課題而成者，其目的在於提供一半 導體裝置及其製造方法，其不會使成爲信號蓄積節點之雜 質擴散層心信號保持特性劣化，又不會招致製造步驟之增 力口0 【解決課題之方法】 本發明之半導體裝置，其係於半導體基板上，由多數之 MOS電晶體積集形成者，該M〇s電晶體具有閉極及整合 形成於該閘極之第1與第2雜質擴散層，其特徵在於：於 則述多數之MOS電晶體之中，關於與第〗雜質擴散層成浮 動之乜號蓄積節點相連接之M〇s電晶體，在第j及第2雜 質擴散層之中之第2雜質擴散層表面，形成金屬矽化膜， 而關於此外之MOS電晶體，則係於第i及第2雜質擴散層 雙方之表面上形成金屬碎化膜。 本發明之半導體裝置，其係具有半導體基板及排列形成 於β半導體基板上之記憶胞；前述記憶胞係由M〇s電晶 體及電容器所構成：該M0S電晶體具有連接於字无線之 -5- 本紙張尺度適用中國國家標準（CKS)A4規格（210 X 297公犮） ----I---I----1111!--訂--I I ---- (請先閱讀背面之注意事項V,4-寫本頁) 經濟部智慧財產扃員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 417277 A7 --------B7_______ 五、發明說明（3 ) 閘電極及整合形成於該閘極上之第1與第2雜質擴散層， 該電容係連接於前述第1及第2雜質擴散層中之第1雜質擴 散層；且前述第2雜質擴散層連接於位元線；其特徵在 於：在構成前述記憶胞之MOS電晶體之第1及第2雜質擴 散層中之第2雜質擴散層之表面，形成金屬矽化膜。 此處亦希望於前述M〇S電晶體之閘極上形成金屬矽化 膜。 又形成於前述MOS電晶體之第2雜質擴散層表面之金屬 石夕化膜’係不拘限於前述位元線之導通部之尺寸及位置， 而於前述第2雜質擴散層區域自行整合者爲理想。 本發明更具體而言，係於前述MOS電晶體之閘椏之前述 第1及第2雜質擴散層側之側壁，各形成第1及第2間隔絕 緣膜’前述第1間隔絕緣膜與鄰接於前述第1雜質擴散層 側（間極之間隔絕緣膜相連續，覆蓋於前述第1雜質擴散 層上’與前述第2擴散層側之第2間隔絕緣膜隔有特定之 間隙而相分離，於該間隙被整合而於前述第2雜質擴散層 表面形成金屬砂化膜α 此處以於前述半導體基板上積集形成具有多數之以沉電 晶體之邏輯電路，於構成該邏輯電路之各M〇s電晶體之 源極、汲極擴散層及閘極表面自行整合形成金屬矽化膜者 爲理想。 本發明之半導體裝置之製造方法，其特徵在於包含以下 步驟：於半導體基板上形成電容器之步驟；於半導體基板 上形成MOS電晶體之步驟，該MOS電晶體係具有成爲字 -6 - 本紙張尺度適用中國國家標準（CN-s)A.l規格（210 X 297公釐） -----；-------裝---- ---—訂---------線 (請先閱讀背面之注意事項/‘寫本頁) A7

經濟部智慧財產局員工消費合作社印製 五、發明說明（4 ) 元線之閘⑮’及於該閉極整合之第！及第2雜質擴散層， 第1雜質擴散層連接於前述電容器之—方之節點者；於前 述MOS電晶體之第2雜質擴散層表㈣成金㈣化膜之: 驟；及形成位元線之步驟，該位元線係經由前述金屬發化 膜連接於前述MOS電晶體之第2雜質擴教層者。 此處以前述金屬矽化膜係與前述斛〇3電晶體之第2雜質 擴散層區域同時於閘極各自自行整合而形成者爲理想。' 又，於前述金屬矽化膜之形成步驟前具有以下之步驟： 於前述MOS電晶體之閘極之前述第丨及第2雜質擴散層側 I側壁，各將第1及第2間隔絕緣膜以下述方式形成： 即，將第1間隔絕緣膜與鄰接於前述第丨雜質擴散層側之 閘極之間隔絕緣膜相連續而覆蓋前述第丨雜質擴散層；將 月|j述第2擴散層侧之第2間隔絕緣膜以特定之間隙與鄰接 於前述第2雜質擴散層側之閘極之間隔絕緣膜相隔分離以 使前述第2雜質擴散層露出。 依本發明，在MOS電晶體之第1及第2雜質層之中，於 連接於信號蓄積節點之第1雜質擴散層上不形成金屬矽化 膜’而僅於第2雜質擴散層上形成金屬矽化膜，藉此可良 好的保持信號蓄積節點之信號保持特性，且可謀取雜質擴 散層之低電阻化。 特別是藉由將本發明使用於DRAM，可防止因drAm記 憶胞之電容器側之接合之洩漏電流所造成之電荷保持特性 之劣化’且可謀取位元線導通部側之雜質擴散層之低電阻 化。 本纸張尺度適用中國國家標準（CNS)/V)規格（210 X 297公餐） · , 裝--------訂---------線 (請先閱讀背面之注意事項r%寫本頁) 經濟部智慧財產局員工消費合作社印製 417277 at _______B7 五、發明說明（5 ) 依本發明不用使用特別的遮罩步躁，即可在m〇s電晶體 t第1及第2雜質擴散層中，僅於第2雜質擴散層形成金屬 妙化膜。此可藉由下述處理而完成，即可最適宜的設計成 爲字元線之閘極之配列圖案及尺寸，並設置由形成於閘極 側壁之間隔絕緣膜將閘極之間隙予以完全埋入及不埋入之 處所。 又依本發明，使用金屬矽化膜之選擇成長技術，可僅 於必要之雜質擴散層及閘極上，形成金屬矽化膜。 特別是藉由將本發明使用於邏輯/DRAM混載裝置，即 可既不會增加製造步驟，又可良好的保持邏輯電路與 DRAM之特性。 又’本發明之半導體裝置，其特徵在於：具備：記憶胞 陣列P卩，具有5己憶胞及資訊傳送用之第1電晶體；及邏輯 私路部’具有第2電晶體；前述第【電晶體在源極、汲極 擴散層及閘極中’僅於閉極表面形成金屬妙化膜；前述第 2電晶體在源極、没極擴散層及開極表面，形成金屬石夕化 膜。 又，本發明之半導體裝置，其特徵在於：具備：記憶胞 陣列部，其具有第1電晶體及溝電容器，該第1電晶體係 在源極、汲極擴散層及閘極之中，僅於閘極表面形成金屬 夕化膜者，忒溝電容器之電容器節點係與前述源極、汲極 ，散層疋一方電性連接者；並具備：邏輯電路部，其具有 第2電印體，菽第2電晶體係在源極、汲極擴散層及閘極 表面，形成金屬矽化膜者；前述第〗電晶體之閘極侧壁上 __ -8- 本纸張家標準（CNS)A4i (别χ视 ---------------------訂--------線 (請先閱讀背面之注音W事項/龢寫本頁) 經濟部智慧財產局員工消費合作社印製 417277 A7 —_______B7_ 五、發明說明（6 ) 各形成第1及第2侧壁絕緣膜，前述第1側壁絕緣膜係與鄰 接於前述源極、没極擴散層之一方之側之閘極之側壁絕緣 膜相連續，而覆蓋前述源極、ί及極擴散層之一方；前述源 極、汲極擴散層之另一方側之第2側壁絕緣膜，係與鄰接 於前述源極、汲極擴散層之另一方侧之閘極之侧壁絕緣 膜，隔特定之間隙而相隔分離。 又，於本發明之半導體裝置中，前述金屬矽化膜以矽化 鈷膜爲理想。 又，本發明之丰導體裝置之製造方法，其特徵在於具備 以下步驟：形成電容器之步驟，該電容器係於半導體基板 之記憶胞陣列區域構成記憶胞者；形成第I電晶體及第2 電晶體之步骤’該第1電晶體係於前述半導體基板之記憶 胞陣列區域’閘極連續配設成爲字元線，源極、汲極擴散 層之一方連接於前述電容器，另一方成爲位元線導通層 者；該第2電晶體係同時形成於邏輯電路者；形成遮罩材 之步骤’其係於前述記憶胞陣列區域之第1電晶體之閘極 自行整合而覆蓋位於其兩側之源極、汲極擴散層；使第】 電晶體之閘極，及前述邏輯電路區域之第2電晶體之源 極、汲極擴散層以及閘極表面露出者；及形成金屬矽化膜 之步驟，其係於前述第1電晶體之開極、前述第2電晶體 之源極、汲極擴散層以及問極表面上，自行整合而形成 者。 又，本發明之半導體裝置之製造方法，其特徵在於具備 以下步驟：形成電容器之步骤’該電容器係於半導體基板 -----：---‘-----裝--------訂----------線 (請先閱讀背面之注意事項7%寫本頁) -9

蛵濟部智慧財產局員工消費合作社印製 五、發明說明（ 己It胞陣列區域，構成記憶胞者；#成第i電晶體及第 2 體之步驟’肖第1電晶體係於前述半導體基板之記 隐胞陣列區域，閘極連續配設成爲字元線，源極及汲極擴 散層之一方連接於前述電容器，另一方成爲位元線導通 層忒等閘極與L元線導通層側鄰接之閘極間之空間，及 該等閘極與電容器側鄰接之閘極間之空間相比較，以該等 閘極與電容器側鄰接之閘極間之空間爲較小且以小而不均 一之間隔配列形成；該第2電晶體係同時形成於邏輯電 路，形成側壁絕緣膜之步骤，其係以於前述第1及第2電 晶體之閘極側面，將前述記憶胞陣列區域之閘極間空間中 之較狹小的空間予以埋住的方式形成者；形成高濃度雜質 擴散層之步驟，該高濃度雜質擴散層係重疊於前述第 第2電晶體之源極 '汲極擴散層，於閘極及前述側壁絕緣 膜自行整合而形成者；順次堆積第1及第2絕緣膜之步 驟，其係於前述半導體基板上順次堆積與前述侧壁絕緣膜 同種之第1絕緣膜及與其異種之第2絕緣膜者；蝕刻前述 第2絕緣膜而僅殘留前述記憶胞陣列區域之閘極間空間中 之較廣空間不予蝕刻之步驟，‘將前述第2絕緣膜作爲遮 罩，蚀刻除去前述第1絕緣膜，而使前述記憶胞陣列區域 之第1電晶體之閘極表面、前述邏輯電路區域之第2電晶 體之源極、设極擴散層及閘極表面露出之步驟；及形成金 屬矽化膜之步驟，其係於前述第1電晶體之閘極表面、及 前述第2電晶體之源極、汲極擴散層及閘極表面，自行整 合而形成者。 -10- 本紙張尺度適用中國國家標準（CNSM·!規格（2】0 X297公釐） --------------裝--------訂.--------線 (請先閱讀背面之注意事項f寫本頁) 417277 A7 -----B7 五、發明說明（8 ) 【發明之實施形態】 <第1實施形態> (請先閱讀背面之注意事項V, 4寫本頁) 以下參照圖1〜圖1 3說明本發明之第J實施形態。 圖1之平面圖及圖2之縱剖面圖中表示將本發明使用於 邏輯/dram混載裝置之第丨實施形態之DRAM胞陣列部之 平面及其沿A-A'線之縱剖面圖。 於DRAM胞陣列邵中’於矽基板1上配列形成由元件分 離絕緣膜12所區分之細長矩形之元件形成區域。元件 分離絕緣膜1 2係由例如STI ( Shall〇w Trench Insulati〇n)技 術之埋入絕緣膜所形成《於各元件形成區域11上，形成 由MOS電晶體Q Μ及電容器c Μ所成之兩個記憶胞。電容 器C Μ係配置於元件形成區1 1之兩端部。 本實施形態之電容器C Μ係爲溝電容器。即電容器c Μ 係如圖2所示，具有於基板11上加工之溝21、自該溝 之側壁向基板1擴散形成之成爲板電極之η型層23、形成 於溝侧壁之電容器絕緣膜2 2、及埋入溝内部之電容器節 點24。 經濟部智慧財產局員工消費合作社印？β 電容器節點2 4係滲雜η型雜質之多晶矽。電容器節點2 4 上圍係由絕緣膜2 8所覆蓋。溝2 1上部形成領2 5，其一部 分開有開口 26。自該開口 26向基板1擴散形成之η型層 27，與其後形成之MOS電晶體QM之擴散層34相連。 由電容器CM所夾住之一個元件形成區域11内，形成 兩個MOS電晶體Q Μ。MOS電晶體Q Μ具有於矽基板1經 閘絕緣膜3 1形成之閘極3 2 (32a、32b、32c、32d...)、及 * 11 - 本纸張尺度適用中國國家標準（CNSM-1規格（210x297公釐） 經濟部智慧財產局員工消費合作社印5^ 41727'. π __B7_____ 五、發明說明（9 ) 於該閘極32自行整合形成之第1及第2 η型擴散層34a、 3 4 b °第1擴散層3 4 a係爲例如源極區域，此係經η型擴散 層2 7連接至電容器節點2 4。第2擴散層3 4 b係爲汲極區 域，連接於位元線5。閘極3 2如圖1所示，係於—方向連 續配置成爲字元線WL。 於本實施形態中，於構成記憶胞之MOS電晶體Q μ之第 1擴散層34a與第2擴散層34b中，僅於第2擴散層34b側形 成高濃度之n +型層35，於該n +型層35表面形成秒化鈇膜 36。於與電容器節點24連接之第1擴散層34a上並未形成 矽化鈦膜。矽化鈦膜36亦形成於各閘極32上。 又，本實施形態中不用使用特別的遮罩步驟，在MOS電 晶體QM之第1擴散層34a及第2擴散層34b之中，僅於第2 擴散層34b側，形成矽化鈦膜3 6。此係可藉由努力過的自 行整合步驟使閘極32之佈局成爲可能。以下予以具體説 明。 如圖2所示，將構成元件形成區域11中所形成之2個相 鄰接之記憶胞之MOS電晶體Q Μ之第1閘極32a與第2閘極 3 2b之間之間隔，做成如圖1所示之L 1。該等第1及第2閘 極32a、3 2b外側，關於通過電容器CM之區域上做爲字元 線而配置之第3閘極32c及第4閘極32d，各將第1、第2閘 極32a、32b之間之間隔做爲L 2。本實施形態如圖1所示， L 1 >L2。 此種閘極配置，於閘極3 2之側壁形成氮化矽膜之間隔 絕緣膜3 7。如圖2所示’第1、第2閘極32a、32b、及第 -12- 本纸張尺度適用令國國家標準（CNS)A.l規格（210 X 297公釐） -----^--------裝--------訂·-------線 (請先閱讀背面之注意事項Γ.填寫本頁) 經濟部智慧財產局員工消費合作社印製 417277 A7 ____B7__ 五、發明說明（10) 3 '第4閘極32c、32d之間，間隔絕緣膜3 7連續覆蓋於第 1擴散層34a上。弟1、第2問極32a、32b間，間隔絕緣膜 3 7係分離，而獲得使第2 n型擴散層34b露出之狀態。具 體上該狀態係將間隔L 1做成間隔絕緣膜3 7之膜厚之2倍 以上’而將間隔L 2做成間隔絕緣膜3 7之膜厚之2倍以下 而獲得。 如此於形成有間隔絕緣膜3 7之狀態下，若進行η型雜質 之滲雜，則於第1 '第2閘極32a、32b之間，僅於第2 η型 擴散層3 4b形成η +型層35。進而藉由.進行碎化鈇膜之選擇 成長，如圖2所示’於第2擴散層34b之區域；及各閘極32 之區域，形成自行整合之砂化飲膜36。 MOS電晶體Q Μ形成後’堆積層間絕緣膜4。層間絕緣 膜4在本實施形態之情況下，係爲氮化矽膜4 1及氧化矽膜 (BPSG膜）4 2之層積膜。層間絕緣膜4上開有導通用孔 4 3、此處平坦地埋入導通用鎢層4 4。 目前爲止説明了一個元件形成區域内之第1、第2閘 極32a、32b，及該等外側之第3、第4閘極32c、32d之關 係。又’該等之更外側’即配置於在位元線方向鄰接之元 件形成區域之閘極32e ' 32f及第3、第4閘極32c、32d之 間之間隔L 3，在本實施形態中係被設定爲l 2 > L 3 > L 1。 該等閘極32e、32f及第3、第4閘極32c、32d之間亦被埋 入於間隔絕緣膜3 7。具體上本實施形態之情況下，間隔 L 3雖被設定爲僅比間隔絕緣膜3 7之膜厚之2倍稍大，但 藉由努力進行形成間隔絕緣膜時之蚀刻步驟，可做成使分 -13 - 本紙張尺度適用中國國家標準規格（2J0 X 297公釐） ： - 裝--------訂---------線 (請先閱讀背面之注意事項/填寫本Fc 經濟部智慧財產局員工消費合作社印製 417277 A7 ______B7___ 五、發明說明（11) 子分離絕緣膜1 2不會露出。 上述之本實施形態中，僅於構成一個元件形成區域内所 鄰接之2個記憶胞之MOS電晶體Q Μ之位元線4所連接之第 2 η型擴散層34b側’形成矽化鈦膜3 6。於該情況下，矽 化鈦膜3 6係於第2 η型擴散層34b及閘極3 2自行整合形 成，可與位元線導通孔43之尺寸或位置無關地形成。 又如本實施形態，藉由滿足L 2 < L 1之關係，在擴散層 35上面形成碎化鈥膜36之故，可減低導通電阻，並且於 擴散層34a上並未形成梦化鈥膜之故，可防止電容器節點 24所蓄積之電荷經由擴散層34a，向矽基板1洩漏。 距離L 3雖大致由相鄰之記憶胞之電容器之間隔決定， 但爲了於閘極如32c、32e之間 '及32b ' 32d之間殘留間 隔絕緣膜3 7，防止元件分離絕緣膜1 2露出，防止在其後 之步驟中蝕刻到元件分離絕緣膜1 2，則有必要做成 L 3 < L 1。爲了滿足此要求，以將l 3做小爲宜。惟若過於 小，則會造成元件分離區域之閘極短路，故以做成比L 2 大的値爲理想。 又’於擴散層35上之閘極（字元線）32上，形成矽化鈇 膜36 ’爲了要不於擴散層34a上形成矽化鈦膜，以滿足 L 2 < L 1之關係之方式，形成閘極3 2。故不會增加製程步 驟。 又，閘極3 2側面係被絕緣膜3 3及3 7所覆蓋，且砂化飲 膜3 6之上面及側面係由絕緣膜4丨所覆蓋之故，在形成鎢 層41時，可自行整合形成。 -14· 本紙張尺度適用巾國國$標举（CNS)A4規格（2】〇 x 297公爱） -----^ -----^--------裝--------訂--------線 {請先閱讀背面之注意事項V4寫本頁) 經濟部智慧財產局員工消費合作社印製 417277 五、發明說明（12) 又，本實施形態中只要滿足L 2 < L 1之關係即可之故， 藉由將L 2做小’即可使閘極32a與電容器節點2 4之間之距 離，即擴散層34a之距離縮短，可減低電阻。 於本實施形態中，與DRAM混載之邏輯電路部之構造係 僅著眼於一個MOS電晶體QC而表示於圖3。與圖2之記情 胞部以相同步驟形成之部分僅附記以相同之符號，以使對 應關係易於明瞭。MO S電晶體Q C係形成於由石夕基板1之 元件分離絕緣膜12所圍住之元件形成區域13。M〇s電晶 體QC之源極、汲極擴散層34a、34b係共同形成n+型擴散 層35 ’其表面形成秒化鼓膜36。閘極32上亦形成妙化妖 膜3 6。源極、汲極擴散層34a、34b各經由埋入於層間絕 緣膜4之鎢層4 4，連接於信號配線6、7。信號配線6、7 係位元線5相同將導體配線膜圖案化而形成者。即，邏輯 電路部並無在記憶胞部所發生之電荷洩漏之問題之故，藉 由在各間極32及擴散層35上形成矽化鈦膜46，可減低電 阻。 次之，將上述第〗實施形態之具體製程，著眼於drAM 胞陣列予以說明。圖4及圖5係於矽基板1上形成溝電容器 CM’進行了元件分離後之狀態之平面圖，及其剖面 圖。至此爲止之步驟皆係習知步驟之故，僅簡單説明。 首先於矽基板1上將溝2 1予以加工，利用固態擴散等形 成η型層2 3。次之於溝侧壁上形成電容器絕緣層2 2，於内 邵埋入形成電容器節點24。電容器節點24之埋入步驟實 際上係以複數個步驟進行。於溝2 1上部形成領2 5，於其 -15- 本紙狀度剌中關家縣（CNS)A4規格⑵〇 χ 297公复） -----；---------裝--------訂---------線 (請先閱讀背面之注意事項/填寫本頁) A7 417277 __B7_______ 五、發明說明（13) 一部分開一開口 2 6，使電容器節點2 4之雜質向外方擴 散，形成η型層27。 形成電容器C Μ後，將元件分離絕緣膜1 2以STI技術予 以埋入形成。藉此，如圖4所示，畫分出細長之元件形成 區域11，可獲得於各元件形成區域11之兩端部配置有電 容器CM之狀態。 圖6及圖7爲MOS電晶體QM之形成步驟之平面圖及其A-A剖面圖。如圖所示，於元件形成區域1 1形成閘絕緣膜 31 ’將閘極3 2予以圖案化形成。接著將閘極3 2做遮罩藉 由注入（磷）離子，形成第1、第2 η型擴散層34a、34b。 閘極3 2係爲例如250nm之多晶矽膜。閘極3 2雖如圖6所示 係被連續的予以圖案化形成字元線W L，但元件形成區域 1 1上之有效聞極幅係爲例如0.2 5 " m。 閘極3 2係將一個元件形成區域1 1内之位元線導通部做 成迂迴之彎曲圖案。即，一個元件形成區域11内之相鄰 的記憶胞之第1、第2閘極32a、32b之間隔係設於L1=0.55 "m。該等第1、第2閘極32a ' 32b，與外側各配置之第 3、第4閘極32c、32d之間隔係設爲L2=0.2 μ m。又，第 3、第4閘極32c、32d，與其外側各配置之閘極32e、32f 之間隔係設於L3=0.25 a m。 以下之步驟僅用剖面圖説明。於上述形成有元件之基板 上，如圖8所示，順次堆積20nm之氧化矽膜3 3、成爲侧壁 絕緣膜3 7之90nm之氮化梦膜，及75nm之非晶硬膜3 8。氧

化珍膜 3 3 係以 TEOS (tetraethyloxysilane)爲原料，由 CVD -16- 本紙張&度適用中國囤家標準（CNS)A4規格（210 X 297公釐) ' f請先閱績背面之注音？事項/·%寫本頁) 裝 •線 經濟部智慧財產局員工消貲合作社印製 經濟部智慧財產局員工消費合作社印刦^ 417277 A7 ____ B7_______ 五、發明說明（14) 法所形成之TEOS氧化膜。藉此’可將閘極3 2之間之間隔 中之狹小的部分完全埋入。第1、第2閘極32a、32b及其 各與第3、第4閘極；32c、32d之間，僅平坦埋入氮化梦膜 3 7，但爲了埋入其外側殘留之狹窄空間，堆積了非晶矽 膜3 8。其後，藉由CDE ( Chemical Dry Etching，化學乾式 蝕刻）等之等方性蝕刻，蝕刻非晶矽膜3 8，如圖9所示， 僅於第3、第4閘極32c、32d外側之狹窄空間殘留非晶矽 膜3 8。 次之’藉由RIE ( Reactive Ion Etching，活性離子银刻）餘 刻氮化矽膜，該RIE法係被設定爲對氧化矽膜及非晶硬蚀 刻選擇比較大之條件者。如圖1 〇所示，於閘極3 2侧壁形 成間隔絕緣膜3 7。此時，如圖所示，具大空間之第！、第 2閘極32a、32b之間，成爲間隔絕緣膜3 7分離，露出 TEOS氧化膜3 3之狀態。此外之閘極之間，因空間小之 故’成爲間隔絕緣膜3 7連續，將空間完全埋入之狀態。 又；圖8及圖9所説明之非晶矽膜3 8之堆積及蝕刻步戰 係附加者。例如各閘極間隙除了第i、第2閘極32a、32b 之間以外’若爲氧化矽膜33與氮化矽膜37之合計膜厚之 1/2以下，便不需要非晶矽膜3 8之堆積及蝕刻步驟a 此後，如圖1 1所示，進行坤（As)離子之注入，重叠於 第1、第2閘極32a、32b間之第2 n型擴散層3仆上，形成 高濃度之n +型擴散層35。此時同時亦於各閘極32渗雜 坤，成爲n+型層。與電容器節點24連接之第1 n型擴散 層34a係由間隔絕緣膜3 7遮罩，而未滲雜砷。^ +型擴散層 -17- 本紙張尺度適用中國國家標準（CNS)vVl規格（2〗〇 X 297公髮） -----；----------------訂·------- (請先閱讀背面之注意事項f栴寫本頁) 41 Λ7 B7 五、發明說明（15) 3 5依離子注入後之退火而活性化。 次之，由氟氧系之蝕刻液除去閘極3 2上及位元線導通 部之n +型擴散層35上所殘留之氧化矽膜33，如圖12所 示，使第1及第2閘極32a、32b之間之n +型擴散層3 5、及 各閘極3 2之矽面露出。此時，電容器節點2 4側之第1 ^ 型擴散層34a之面，係由氮化矽膜所成之間隔絕緣膜3 7所 遮罩並未露出。 次之，如圖13所示，於n +型擴散層35及閘極32上選擇 性形成矽化鈦膜3 6。其步驟具體説明如下。首先爲了將 露出之矽面予以非晶質化，進行砷離子注入。次之繼續維 持30nm左右之Ti膜及TiN膜。其後藉由以RTA (Rapid Thermal Anneal)等進行退火，使Ti/TiN膜與矽進行反應， 形成矽化鈦膜3 6。最後選擇性的蝕刻去除未反應之 Ti/TiN。 其後如圖2所示，將30nm左右之電漿CVD氮化矽膜41及 700nnm左右之BPSG膜4 2予以堆積並平坦化以作爲層間組 織膜4。接著於位元線導通部開一導通孔4 3，於此處埋入 W膜44。其後將位元線5形成圖素。 依上述實施形態，可用較簡單之製造步驟且具較優異特 性之方式製造邏輯/DRAM混載裝置。在強烈要求高密度 化之DRAM單體之情況下，有必要將DRAM胞陣列之MOS 電晶體之閘極間隔，即字元線間隔，儘量做小。因此採用 於微細的問極間之空間使位元線導通之位元線的自行調整 導通技術。爲了進行該位元線的自行調整導通’爲了防止 18- 本紙張尺度適用中囤國家標準（CNS)Al規格（210 X 297公釐） J — ' ---裝--------訂---------線 f請先閱讀背面之注音？事項/"'寫本頁) 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 417977_ B： 五、發明說明（16) 位7G線與字元線之短路，必需於各閘極表面覆蓋氮化矽 膜。 相對於此，邏輯/dram混載裝置中，如何使製程簡單 化，且可表現鬲性能，遠比DRAM之大規模化，高密度化 來得重要。基於此觀點，如圖1及圖2所説明，容許將閘 接32做成彎曲之圖案，並使位元線導通部做成較寬廣。 除了 DRAM胞電容器之電容器節點所連接之擴散層以外， 於邏輯電路部及DRAM胞陣列部之全部的擴散層上，貼裝 石夕化鈥膜。藉此，可依在與電容器節點所相連之擴散層上 形成矽化膜，而防止電流洩漏增大，並實現優良的電荷保 持特性，除此之外，並可圖取源極、汲極擴散層之低電阻 化。 又，於上述實施形態中，因於位元線導通上並未使用自 行調整導通技術之故，閘極上並未覆蓋氮化矽膜。故可於 DRAM胞陣列之閘極及源極、汲極擴散層上同時形成矽化 鈇膜。且除了特定之擴散層以外，在全部之擴散層及閘極 上形成矽化鈦膜之步驟，可藉由不使用複雜之遮罩步驟之 選擇成長技術予以進行。 即，藉由利用閘極圖案之設計及側壁絕緣膜形成步骤之 組合，於各擴散層及閘極上，形成自行調整後之碎化飲 膜。如圖2及圖3所明示，將邏輯部與drAM胞陣列部之 MOS電晶體做成基本上相同之構造，可於兩者使用共通 之製造步驟。 本發明並未限定於上述實施形態。例如，即使將本發明 -19- 本纸張尺度適用中國國家標準（CN'S)AJ規格（2】〇χ297公釐） J 裝---------訂---------線 (請先閱讀背面之泫意事項，/4寫本頁> 經濟部智慧財產局員工消費合作社印製 __B7 五、發明說明（17) 使用於DRAM單體，亦可獲得一定之效果。即，即使在 DRAM單體之情況下，於DRAM胞電晶體之電容器節點側 之第1雜質擴散層上不形成金屬矽化膜，而僅於第2雜質 擴散層上形成金屬矽化膜，則可一面保有優異之電晶體之 電荷保持特性，一面使位元線導通部側之第2雜質擴散層 成低電阻化。 又，上述實施形態中雖係説明溝電晶體構造之DRAM， 但本發明對管型電晶體構造之DRAM亦同樣有效。於管型 電晶體之情況中，電容器側之擴散層之電流洩漏，亦同樣 的會使電荷保持特性劣化。故，藉由不於電容器側之第1 擴散層上形成金屬矽化膜，而於位元線導通侧之第2擴散 層上形成金屬矽化膜，則與先前之實施形態相同，可防止 因信號蓄積節點之接合之電流洩漏造成之信號電荷保持特 性劣化，不會增加製造步驟數，而可獲得高速性能。 又，本發明亦可使用於DRAM以外之MOS電晶體電路。 例如，即使於MOS電晶體積體電路中，亦與DRAM胞之 MOS電晶體相同，具有所謂於源極、没極擴散層之中， 連接於例如源極擴散層成爲浮動之信號蓄積節點之MOS 電晶體之使用法。對於此種MOS電晶體，做成與本實施 形態之DRAM胞之MOS電晶體相同之構造，而對於除此以 外之MOS電晶體，則係於源極、汲極擴散層之雙方的表 面上形成金屬矽化膜，藉此即可獲得相同之效果。 以下説明DRAM以外之電路之一例，即快閃記憶體亦可 使用本發明。於圖24中顯示NAND型快閃記憶體之電路構 -20- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) -----^ I 1--------------訂 —-------- (請先間讀背面之注意事項>:%寫本頁) 經濟部智慧財產局員工消費合作社印製 _ 五、發明說明（18) Q。於1條位元線B L·與接地線G L·之間，_聯選擇閘 之源極及没極，8個控制閘CGi〜CG8之源極及汲極、以及 選擇閘SG2之源極及汲極。選擇閘SG1之一方之端子係經 由位元線導通點B C連接於位元線b L。 該快閃記憶體之縱剖面圖示於圖2 5。該構造係對應 於：在上述實施形態之DRAM中，除去溝電容器，於位元 線導通點B C之間’配置i個選擇閘SG1、8個控制間 CG1〜CG8、及1個選擇閘SG2者。 於凡件區域111中’形成作爲選擇閘SG1之MOS電晶 iia ’及形成作爲控制問CG1〜CG8之具有浮動閘之電 晶體。此處爲了共用製程，即使於選擇閘SG1及2中，電 晶體之構造亦與控制閘CG1〜CG8相同，雖具有浮動閘， 但電路動作並不使用浮動閘。 作爲選擇閘SG1及SG2之MOS電晶體，在矽基板1〇ι上， 具有：浮動閘極201，其係經由閘絕緣膜〗η形成者； 0N0 (Oxide-Nitride-Oxide)膜 202，其係於浮動閘極 2〇1 上’作爲中間絕緣膜而形成者；閘極13 2，其係形成於其 表面上：及第1與第2 η型擴散層，其係於該閘極132上自 行整合形成者。第1擴散層134a係爲例如源極區域。第2 擴散層134b係爲例如汲極區域，經由位元線導通點b c連 接於位元線B L。閘極13 2如圖2 5所示，係於一方向上連 續配置，構成字元線W L。 於該NAND型快閃記憶體中，該MOS電晶體之第1擴散 看134a與第2擴散層丨34b之中’僅於第2擴散層134b側， -21 - 本紙張尺度適用中國®家標準（CNS)A4規格（2】〇χ297公釐） ^ . 裝--------訂----------線 f请先閱讀背面之注意事項寫本頁} 經濟部智慧財產局員工消費合作社印製 417277 Λ7 --B7 五、發明說明（19) 形成高濃度之Π +型層135，該11+型層135表面形成矽化鈦 膜136。矽化鈦膜136亦形成於控制閘CG1〜CG8之各閘極 132 上。 此處，選擇閘SG1係作爲開關元件，其決定是否蓄積信 號電荷，對應於上述第！實施形態之DRAM之電晶體 Q Μ» 8個控制閘CG1〜CG8係爲用以蓄積電荷之元件，對 應於上述DRAM中之溝電容器。故，選擇閘§(}1之2個擴 散層134a、！34b之中，與控制問CG1之信號蓄積節點相連 接之擴散層134a之表面上，並未形成矽化鈦膜，而於與位 元線導通點BC所連接之擴散層13仆表面上，則形成有矽 化鈦膜136 » 又，於孩快閃記憶體中亦與上述第i實施形態之dram 相同，不必使用特別之遮罩步驟，在選擇閘S(H與s〇2之 第1擴散層134a與134b之中，僅於第2擴散層13仆側，形 成矽化鈦膜136。此可經由努力過之自行調整步驟完成閘 極132之配置佈局。 又，上述實施形態中，矽層之低電阻化之材料雖係使用 矽化鈦膜，但亦可使用其他之金屬矽化膜。理想之金屬矽 化膜係電阻率低，且可向夕層進行選擇性成長者a <第2實施形態> 次之基於圖14〜圖26説明本發明之第2實施形態。 圖14中表不本發明之實施形態之DR AM /邏輯混載半導 體裝置之DRAM胞陣列區域之配置佈局。如圖所示，配列 形成構成DRAM胞之MOS電晶體Mq及電容器MC。該 -22- 本纸張尺度遇用中國國家標準（CNS)A-l規格（210 X 297公笔） I *---1----I --------^ --------—線 (請先閱讀背面之注意事項再垓寫本頁)

經濟部智慧財產局員工消費合作社印製 五、發明說明（2G) MOS電晶體M Q係用以傳送資訊者D m〇S電晶體M q之閘 極307係向一方向連續配設成爲字元線wl。與字元線Wl 父叉配设之位元線B L，係經由位元線導通點b匸連接於 MOS電晶體MQ。 圖15合併表示出圖1之DRAM胞陣列區域之A_A，位置之 剖面，及邏輯電路區域之一個電晶體p Q部之剖面。邏輯 電路區域之MOS電晶體pq，在源極、没極擴散層312， 及閘極307之上面，形成金屬矽化膜315。相對於此， DRAM胞陣列之MOS電晶體MQ則並不在源極、汲極擴散 層3 12之表面形成金屬矽化膜，而僅於閘極3〇7上面形成 金屬矽化膜315。 於DRAM胞陣列區域之位元線導通部區域中，閘極間之 距離爲L 2，其比DRAM胞陣列之其他部分之閘極間之距 離L1更寬。因此，位元線導通部區域中，氮化矽膜3η& 被形成爲侧壁絕緣膜，相對於此其他部分之氮化矽膜31U 則係成爲被埋入於閘極間之構造。 又’於DRAM胞陣列區域中’與源極、没極擴散層3 i 2 電性直接之導通插頭318係形成於作爲層間絕緣膜之BpS(} 膜317内。又，於BPSG膜317上面，形成與導通插頭318 電性連接之位元線319。 又’溝型黾各益MC係形成於石夕基板3〇1内。該電容器 M C係由電容器節點306、電容器絕緣膜305、及成爲板電 極之η +型擴教層3 04所構成。電容器節點3 〇 6係與源極、 汲極區域308之一方電性連接。 -23- 本紙張Κ度遶用中國國家標準（CNS)A4覘格（210 X 297公餐） ：---.----裝--------訂---------線 (請先閱讀背面之注意事項/ %寫本頁)

I r·，， / I A7 B7 五、發明說明（21) 經濟部智慧財產局員工消費合作社印製 此處’金屬矽化膜3丨5係使用例如矽化姑膜或矽化鈦 膜^•使用石夕化鈷膜作爲金屬碎化膜，則可促進元件之細 微化，例如即使施以〇.2㈣左右以下之加工，亦可獲得 膜電阻不會增加之效果a 次之，著眼於圖丨5之剖面，參照圖丨6〜圖2 3説明該實 施形態之製造步驟，如圖16所示，於p型矽基板！之 DRAM胞陣列區域’形成溝型電容器mc，並形成必要之 元件分離絕緣膜302。電容器Mc具有：溝3〇3，其係於矽 基板3〇1上加工而成者；電容器絕緣膜305，其係形成於 其内面者；及電容器節點3〇6，其係由埋入於溝3〇3内之 n+型多晶矽所成者。於溝3〇3之侧面，由雜質擴散而形成 n+型擴散層3〇4。元件分離絕緣膜3〇2係由sn (处3丨 Trench Isolation )技術予以埋入形成者。 其後，於矽基板301經由閘氧化膜堆積2〇〇nm厚之多晶矽 膜，藉由蝕刻（lithography)及RIE將閘極307予以圖案化。 DRAM胞陣列區域中，閘極3〇7如圖i 4所示係於—方向連 續的被圖案化以成爲字元線WL。又，DRAM胞陣列區域 之閘極307之配列間距被設定爲不均一。即在著眼於某閘 極時，對於其與電容器MC側所鄰接之閘極之間之空間 L 1，係將與位元線導通B c側所鄰接之閘極之間之空間l 2 做成其2倍大^具體上該實施形態係設厂茁， ]^2=0.5只111。閘極307之寬幅>^係爲0.175〆！!！。 如上形成閘極307後’於閘極307自行整合的進行磷離子 之注入，進行高溫處理，形成源極' 汲極區域之低濃度雜 請 先 閲 讀 背 之 注 意 $ I裝 I · 訂 線 -24- 本紙張尸、度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 417277 A7 ___B7____ 五、發明說明（22) 質擴散層，即η -型擴散層308。此時之離子注入條件係爲 加速電壓20 KeV、滲雜量3.5E13/cm2。又，電容器MC之 上端部開有使電容器節點306露出之開口。藉由自該開口 使電谷器f卩點306之雜質向外方擴散，g電晶體μ q之 電容器MC侧之η-型擴教層308連接於電容器節點3〇6。此 處’ MOS電晶體MQ係成爲蓄積於電容器mc之資訊之資 訊傳送用電晶體。 次之’如圖1 7所示’順序堆積厚度20nnl之氧化矽膜31〇 及厚度70nm之氮化矽膜3 11。DRAM胞陣列區域中，閘極 307之間之狹窄之一方之空間L1爲15〇nm之故，若考量氧 化矽膜310之厚度，在DRAM胞陣列區域中，將閘極3〇7之 間之空間LI、L2之中狹窄之一方之空間]11完全以氮化矽 311埋入《但此製程’亦可使用首先將氮化矽膜堆積 成150nm之厚度，其後以磷酸系蝕刻液等藉由等方性蝕 刻，將氧化矽膜31 1以殘留至7〇nm之方式予以蝕刻之方 法。若用此種方法，則不論製程之誤差皆可將氮化矽膜 hi冗全埋入之空間1^。此處並不需要將氮化矽膜311完 全埋入於空間L 1。惟爲謀求元件之細微化，將其完全埋 入較有利。 次I如圖1 8所示，將氮化矽膜311藉由RIE予以蝕刻， 將氮化矽膜311予以殘留作爲閘極3〇7側面之側壁絕緣膜 3 11 a。DRAM胞陣列區域中，在閘極3〇7間之空間中之狹 窄之上間L 1中，相鄰接之側壁絕緣膜3丨丨a係以互相連接 足狀態被埋入，而寬廣之空間L 2則係隔以一定之距離形 _____ -25- 本紙張尺料科關家標^湖規格⑵Q χ视公f . ^ . 裝--------訂---------線 (請先閱讀背面之注意事填/填寫本頁)

4I727V 經濟部智慧財產局員工消費合作社印製 B7 五、發明說明（23) 成側壁絕緣膜3 11 a。 其後，於閘極3 0 7及侧壁絕緣膜3 1 U，進行自行整合之 钟離子注入及高溫熱處理。此時離子注入條件係爲加速電 壓65 KeV、滲雜量4E15/ctn2。藉此，形成n +型擴散層 312，作爲於各MOS電晶體MQ、PQ之源極、汲極區域， 及η-型擴散層308重疊之高濃度雜質擴散層。惟，DRAM 胞陣列區域中，閘極3 0 7間之狹窄之空間L 1係由侧壁絕 緣膜311a完全覆蓋之故，並未形成n +型擴散層。藉此， 邏輯電路區域之MOS電晶體P Q之源極、汲極皆成LDD構 造’ DRAM胞陣列區域之MOS電晶體MQ僅位元線導通BC 側成LDD構造。該離子注入步驟中，同於各閘極307渗雜 钟，使閘極307成爲低電阻。 次之如圖19所示’於基板全面堆積厚度爲2〇nm之薄氮 化石夕膜313，接著堆積300nm厚之氧化硬膜314。接著進行 高溫下之反流處理及CMP處理之至少一者或兩者，使氧化 矽膜314平坦化。於該情況下，藉由進行反流處理及CMp 處理兩者，可防止氧化矽膜314内產生稱爲「巢」之空 間，並且可確實使其平坦化。 次之，如圖20所示’藉由使用氟氧系之溼式蝕刻，只 除去氧化矽膜314之特定厚度。藉迚，此备儿^ 于/又稽此，將巩化矽膜3 14僅 殘留於DRAM胞陣列區域之閘極間之空間L1、L2之中之 寬度的L2。此時邏辑電路區域因空間寬廣之故，而— 的除去了氧化矽膜314。 & 惟’爲了確實去除邏輯電路區域之氧切膜314，亦可 •26-

私紙張义度適用中國國家標準（CN'S)A4規格<2ΐϋ97公fT V - --------J1T--------- (請先閲讀背面之注意事項寫本頁) 經濟部智.¾財產局員工消費合作社印製 417277 A7 -—__ B7 五、發明說明（24) 因應所而形成覆蓋DRAM胞陣列區域之遮罩(未圖示），藉 由溼式蝕刻等將氧化矽膜314確實蝕刻去除。

次之’如圖8所示’以氧化矽膜314作爲遮罩，藉由RIE 將氮化石夕膜313予以触刻去除a藉此，氮化梦膜3i3僅殘 留於氧化矽膜314所覆蓋之空間L2部分、及侧壁絕緣膜 311 a之側面。 次I，如圖2 2所示，藉由氟氧系溼式蝕刻將氧化矽膜 310 3 14予以姑刻。藉此，使各電晶體mq、之 閘極307之表面露出，邏輯電路區域則係使m〇s電晶體 PQ之源極、汲極區域之n+型擴散層312之表面露出。 惟，在dram胞陣列區域中，因存在有氮化矽膜3i3之 故，可防止源椏、汲極區域312露出。又，此時實際上形 成於閘極307之側面之氧化矽膜31〇之上端退後了，但圖 中忽略此節。 次之，如圖2 3所示，於露出之閘極3〇7之表面、及邏輯 電路區域之源極、汲極區域之擴散層312之表面，形成自 行整合之金屬矽化膜315。該金屬矽化膜315之形成步驟 具體説明如下。即，首先全面堆積1〇〇〜2〇〇11111之(：〇/1^膜。 次之在非氧氣環境中。例如氮氣環境中，進行4〇(TC〜600 C、約6 〇分鐘之退火，將與矽相連接之c〇/Ti膜予以矽 化ύ藉涊步驟，形成CoSi。次之，將未反應之c〇m膜以 硫酸蝕刻去除。次之，於非氧氣環境中，例如氮氣環境 中’進行70(TC〜80(TC、約3 0分鐘之退火。C〇Si成爲更低 電阻且安定之CoSh。此時DRAM胞陣列區域中，源極、没 -27- 本纸張又度適用中國國家標準<CNS)A4規格（21〇x 297公餐） . . I 裝--- (請先閱讀背面之注音^事項#¾寫本頁) 訂-- -線. 經濟部智慧財產局員工消費合作社印製 B7 五、發明說明（25) 極係被遮罩住，而未形成金屬矽化膜。 又’此處雖利用矽化鈷膜作爲金屬矽化膜3 15，但藉由 使用Ti/TIN代替Co/Ti膜經過與上述相同之步驟，可形成 矽化鈥膜作爲金屬矽化膜3 i 5。惟，若使用矽化鈷膜作爲 金屬矽化膜3 15，可促進元件之細微化，例如即使施以〇, 2 "m以下之加工’亦可獲得膜電阻不會增加之效果。 其後如圖15所示，由電漿CVD法堆積30mn左右之氮化 矽膜316，接著由LPCVD法堆積BPSG膜317並使其平坦 化。氮化矽膜3 16係爲導通孔加工時之蝕刻擋止器。此 處，在堆積氮化矽膜316的方面，藉由使用400°C〜500X左 右之較低溫之電漿CVD法，可防止不耐高溫之熱之金屬矽 化膜315變質。DRAM胞陣列區域中，在BPSG膜3 17之位 元線導通點B C部開孔，埋入導通插頭3 18。其後於BPSG 膜3 17上將位元線（BL) 319予以圖案化。位元線319經由導 通插頭M8，連接於MOS電晶體MQ之n+型擴散層312。 又’藉由使用二元波形花故法，亦可同時形成位元線 319及導通插頭318。於該情況下，於^1>5(3膜317上形成 導通孔’再進而於包含導通孔之配線埋入區域上將配線溝 予以加工後，堆積配線材料，將其進行CMP處理。又，雖 省略未予圖示，對邏輯電路區域亦可與DRAM胞陣列區域 同時形成相同之導通部及配線。 其後雖未圖示’係進一步堆積層間絕緣膜，形成金屬配 線。金屬配線通常係爲多層配線。再進而於最上層之金屬 配線之上以鈍化膜覆蓋。 -28 ^ 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----：-------•裝--------訂--------I (請先閱讀背面之注意事項/填寫本頁) 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明說明（26) 如上述，依本實施形態，可提供半導體裝置及其製造方 法，其係於1晶片内，在邏輯電路部之閘極及源極、汲極 區域上貼製金屬矽化膜，在胞陣列部則僅於閘極貼裝金屬 秒化膜，而將區域予以區分者。藉此，於胞陣列部之 MOS電晶體之源極區域及汲極區域兩者中，可藉由抑制 接合之洩漏電流、而提升電荷保持特性，並且可謀取胞陣 列部之閘極及邏輯電路部之低電阻化。又，藉由使用矽化 鈷膜作爲金屬矽化膜3 15，既可促進元件之細微化並可防 止膜電阻之增大。 本發明並不限於上述實施形態。此處雖係利用溝型電晶 體説明DRAM，但本發明對利用管型之電容器之DRAM亦 同樣有效。因爲即使是利用管型之電容器之DRAM，電容 器側之擴散層之洩漏電流亦同樣會使電荷保持性劣化。 故，DRAM胞陣列區域在源極、汲極擴散層上不形成金 屬矽化膜，僅於邏輯電路區域之源極、汲極擴散層上形成 金屬矽化膜，藉此便可獲得與上述實施形態相同之效果。 又，本發明亦可使用於DRAM以外之MOS電晶體電路。 例如即使於MOS電晶體積體電路中，與DRAM胞之MOS電 晶體相同有MOS電晶體之使用法，即源極、汲極擴散層 中例如源極擴散層係連接於可浮動之信號蓄積節點者。對 於此種MOS電晶體，將其做成與上述實施形態之DRAM胞 之MOS電晶體相同之構造，對於此外之MOS電晶體，則 藉由在源極、没極擴散層雙方之表面形成金屬ί夕化膜，可 獲得相同之效果。 -29- -----：---·-------------訂·-------- (請先閲讀背面之注意事項V填寫本頁) 本纸張尺度適用中國國家標準規格（2]0 X 297公釐） 經濟部智慧財產局員工消費合作社印製 7277 417277 a： ________B7 ___五、發明說明（27) 如於上述第1實施形態中亦述及，第2實施形態亦可使 用於NAND型快閃記憶體。該情況之記憶體侧之縱剖面圖 示於圖26。邏輯電路側之縱斷面構造與圖15所示者相同 而省略説明。 圖2 6所示之記憶體侧之構造相當於將圖2 5所示之記憶 體側之構造之n +型擴散層135表面之矽化鈦膜136予以去 除者。即，記憶體侧僅於閘極132上形成矽化鈦膜136。 而邏輯電路側如圖1 5所示，在MOS電晶體P Q之源極、汲 極擴散層12及閘極7上面’形成矽化鈦膜等之金屬矽化膜 3 15。如上’本發明亦可使用於快閃記憶體，可得與上述 第2實施形態相同之效果。 【發明之效果】 如上所述，依本發明藉由對MOS電晶體之兩個雜質擴散 層進行選擇性的貼裝金屬矽化膜，可防止因信號蓄積節點 側之接合洩漏電流所造成之信號保持特性之劣化，並可實 現MOS電晶體電路之高速性能。特別是若將本發明使用 於邏輯/ DRAM混載裝置，則可維持DRAM之優異之電荷保 持特性，並可藉簡單之製造步驟表現優異之特性β 又，本發明於1晶片内，分割爲兩區域，於邏輯電路部 在閘極、源極、汲極區域貼裝金屬矽化膜，在記憶胞陣列 部僅在閘極貼裝金屬矽化膜，而使得既可防止信號保持特 性劣化，又可謀取MOS電晶體電路之性能之提升。 【圖面之簡單説明】 【圖1]本發明之第1實施形態之邏輯Dram混載裝置之 -30- 本纸張尺度適用中國國家標準（CNSM4規格（210 X 297公髮) --- ------.---·-----裝--- (請先閱讀背面之注意事項f^寫本頁) =° -線· 1

L A7 B7 經濟部智慧財產局員工消費合作社印製 圖。 【圖14】本發明之第2 佈局圖a 五、發明說明（功） DRAM胞陣列部之平面圖。 【圖2】圖1之Α-Α剖面圖。 【圖3】第1實施形態之邏輯電路部之MOS電晶體構造之 剖面圖。 [圖4】第1實施形態之DRAM胞陣列部之電容器形成步 驟元件分離步驟之表示平面圖D 【圖5】圖4之沿A-A線之剖面圖。 【圖6】第1實施形態之DRAM胞陣列部之MOS電晶體形 成步報之表示平面圖。 【圖7】圖6之沿A-A線之剖面圖。 【圖8】弟1實施形態之用以形成間隔絕緣膜之膜堆積步 驟之剖面圖。 【圖9】表示第！實施形態之用以形成間隔絕緣膜埋入之 步驟之剖面圖a 【圖1 〇】表示第1實施形態之氮化矽膜蝕刻之間隔絕緣 膜形成步躁之剖面圖。 [囷11】表示第丨實施形態之用以形成梦化膜之砷離子 注入步驟之剖面圖。 【圖1 2】表示第丨實施形態之用以形成矽化膜之氧化膜 蚀刻步驟之剖面圖。 【圖13】表示第}實施形態之形成矽化膜之步驟之剖面 第2實施形態之DRAM胞陣列之配置 -31 私纸張尺度適用㈣ 規格（2】0 * 297公釐） -----.---------裝·-------訂---------線 (請先閱讀背面之注意事項#4寫本頁) A7 B7 417277 五、發明說明（29) 【圖15】第2實施形態之DRAM胞陣列區域及遥輯電路 區域之剖面圖。 【圖16】用以説明第2實施形態之製造步驟之剖面圖。 【圖1 7】用以説明第2實施形態之製造步驟之剖面圖。 【圖1 8】用以説明第2實施形態之製造步驟之剖面圖。 【圖19】用以説明第2實施形態之製造步驟之剖面圖。 【圖20】用以説明第2實施形態之製造步驟之剖面圖。 【圖21】用以説明第2實施形態之製造步驟之剖面圖。 【圖22】用以説明第2實施形態之製造步驟之剖面圖。 【圖23】用以説明第2實施形態之製造步驟之剖面圖。 【圖2 4】表示NAND型快閃記憶體之構造之路圖。 【圖25】表示將上述第1實施形態使用於NAND型快閃 記憶體之情況下之構造之縱剖面囷a 【圖26】表示將上述第2實施形態使用NAND型快閃記 憶體之情況下之構造之縱剖面圖。 【符號説明】 1、101、301…矽基板、1 1、ill .··元件形成區域、 1 2 ' 302…元件分離絕緣膜、cm…電容器、21、303… 溝、22、305…電容器絕緣膜、23…η型層、24、306… 電容器節點、QM…MOS電晶體、3 1、131、307…閘絕 緣膜、3 2、132 …閘極、34a、34b、134a、134b …第 1， 第2 n型擴散層、3 5、135、304、312…n+型擴散層' 3 3 ' 310…氧化矽膜、3 6、136…矽化膜' 3 7、137…間 隔絕緣膜、4…層間絕緣膜、4 1、3 11 ' 3 13、3 16…氮化 -32- 本纸張尺度这用中i國家標準（CNS)A4規格（2】0 X297公发) :—.-----裝--------訂---------線 (請先閲讀背面之注意事項ί填寫本頁) 經濟部智慧財產局員工消費合作社印製 41727V at _B7_ 五、發明說明（30) 矽膜、4 1 ' 314 ...氧化矽膜、43…導通孔、44…鎢層、 5、319、BL…位元線、315…金屬矽化膜、311a…側壁 絕緣膜、317 — BPSG膜、318…導通插頭、CG1〜CG8…控 制閘、SG…選擇閘' BC…位元線導通、MQ ' PQ… MOS電晶體、M C…電容器。 -----;---；-----裝--------訂---------線 (請先閱讀背面之注意事11./填寫本頁) 經濟部智慧財產局員工消費合作社印糾巧 -33 - 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公t )

Claims (1)

1. 六、申請專利範圍 .:種半導體裝置，其係於半導體基板上，由多數之麻 電晶體積集形成者，該MOS電晶體具有閉極及整合形成 於該閘極之第1與第2雜質擴散層，其特徵在於： 於前述多數之MOS電晶體之中，關於與第！雜質擴散 層成浮動之彳s號蓄積節點相連接之M〇s電晶體，在第j 及第2雜質擴散層之中之第2雜質擴散層表面，形成金 屬矽化膜，而關於此外之M〇s電晶體，則係於第i及第 2雜質擴散層雙方之表面上形成金屬矽化膜。 2. —種半導體裝置，其係具有半導體基板及排列形成於該 半導體基板上之兄憶胞；前述記憶胞係由Jyj〇S電晶體及 電容器所構成；該MOS電晶體具有連接於字元線之閘電 極及整合形成於該閘極上之第1與第2雜質擴散層，該 電容係連接於前述第1及第2雜質擴散層中之第！雜質擴 散層；且前述第2雜質擴散層連接於位元線；其特徵在 於： 在構成前述記憶胞之MOS電晶體之第1及第2雜質擴散 層中之第2雜質擴散層之表面，形成金屬矽化膜。 3. 如申請專利範圍第2項之半導體裝置’其中於前述 電晶體之閘極上形成金屬秒化膜。 4. 如申請專利範圍第2項之半導體裝置，其中形成於前述 MOS電晶體之第2雜質擴散層表面之金屬矽化膜，係不 拘限於前述位元線之導通部之尺寸及位置，而於前述第 2雜質擴散層區域自行整合。 5. 如申請專利範圍第2項之半導體裝置’其中前述m〇S電 本紙張尺度適用中國國家標準< CNS) A4規格（210X297公釐） 襄------ir------線 Ψ (請先聞讀背面之注意事項鼻¾本育) 經濟部智"財產局員工消費合作社印製 Γί Cl !ί 1 4 ABC Ds 經濟部智慧財產局員工消費合作社印製 六、申請專利範園 晶體I閘極之前述第1及第2錐質擴散層側之側壁，各 形成第1及第2間隔絕緣膜，前述第i間隔絕緣膜與鄰接 於前述第1雜質擴散層側之閘極之間隔絕緣膜相連續， 覆蓋於前迷第1雜質擴散層上，與前述第2擴散層側之 第2間隔絕緣膜隔有特定之間隙而相分離，於該間隙被 整合而於前述第2雜質擴散層表面形成金屬矽化膜。 6, 如申請專利範圍第2項之半導體裝置，其中於前述半導 體基板上積集形成具有多數之M〇s電晶體之邏輯電路， 於構成該邏輯電路之各MOS電晶體之源極、汲極擴散層 及閘極表面自行整合形成金屬硬化膜。 7. —種半導體裝置之製造方法’其特徵在於包含以下步 骤： 於半導體基板上形成電容器之步骤； 於半導體基板上形成MOS電晶體之步驟，該M〇s電晶 體係具有成爲字元線之閘極’及於該閘極整合之第^及 第2雜兔擴散層’第1雜質擴散層連接於前述電容考之 一方之節點者； 於前述MOS電晶體之第2雜質擴散層表面形成金屬碎 化膜之步驟；及 形成位元線之步驟’該位元線係經由前逑金屬秒化膜 連接於前述MOS電晶體之第2雜質擴散層者。 S.如申請專利範園第7項之半導體裝置之製造方法，其中 前述電容器係爲溝電容器。 9.如申請專利範圍第7項之半導體裝置之製造方法，其中 _____ - 35 - 本紙铁尺度適用t國國家標準（CNS ) 2!0><297公釐） -- ----7------裝'------ir------级· (請先閔讀背1&之注意事項丨...寫本頁) 41727: As B8 C8 D8 經濟部智慧財產局員工消費合作社印製 A、申請專利範圍 則述金屬矽化膜係與前述M〇s電晶體之第2雜質擴散層 區域同時於閘極各自自行整合而形成者。 10·如申請專利範圍第7項之半導體裝置之製造方法，其中 於前述金屬矽化膜之形成步騾前具有以下之步驟.·· 於前述MOS電晶體之閘極之前述第】及第2雜質擴散層 側之側壁，各將第丨及第2間隔絕緣膜以下述方式形 成·即，將第1間隔絕緣膜與鄰接於前述第丨雜質擴散 層側足閘極之間隔絕緣膜相連續而覆蓋前述第1雜質擴 散層’將前述第2擴散層侧之第2間隔絕緣膜以特定之 間隙與鄰接於前述第2雜質擴散層側之閘極之間隔絕緣 膜相隔分離以使前述第2雜質擴散層露出。 η. 一種半導體裝置之製造方法，其特徵在於包含以下步 驟： 形成第1及第2溝電容器之步驟，該第丨及第2溝電容 器之電容器節點各被埋入於半導體基板之元件形成區域 之兩端部； 將第1及第2閘極以及第1及第4閘極形成圖案之步 驟，孩第1及第2閘極係成為：於被前述第〗及第2溝電 容器所夾之前述元件形成區域，隔第丨間隔配置之相Z 接之兩個记憶胞之字元線者；該第3及第4閘極係對第1 及第2閘極各隔以比第i間隔小之第2間隔，通過前述第 1及第2溝電容器區域上而配置者； 將前述各閘極作為遮罩，於前述元件形成區域滲雜入 雜質，於前述第1閘極與第3閘極之間，及於第2閘極與 請 先 閱 讀 背· & 之注. !裝 頁 訂 線 -36- 本紙法尺度適用中國國家標準（CNS)A4^(21〇x297^F ----- A8 B8 C8 D8 41727 六、申請專利範圍 第4閘極之間，形成各與前述第丨及第2溝電容器之電容 器節點連接之第1雜質擴散層；並同時。於前述第 第2閘椏之間形成由前述兩個記憶胞所共有之第2雜質 擴散層之步驟： 形成間隔絕緣膜之步騾，其係於前述各閘極之侧壁 上’在前述第1閘極與第3閘極之間及第2閘極與第4閑 極之間’連績覆蓋第1雜質擴散層，而於前述第1閘極 與第2間極之間分離使第2雜質擴散層露出者； 形成金屬矽化膜之步驟，其係形成於前述各閘椏上， 以及形成於露出於前述第1及第2閘極之間之第2雖質擴 散層上；及 ‘ ' 形成位兀線之步驟，該位元線係經由前述金屬矽化膜 連接於前述第2雜質擴散層者。 12. —種半導體裝置，其特徵在於： 具備·‘記憶胞陣列部，具有記憶胞及資訊傳送用之第 1電晶體；及邏輯電路部，具有第2電晶體； 則述第1電晶體在源極、汲極擴散層及閘椏中，僅於 閘極表面形成金屬矽化膜； 則述第2電晶體在源極、汲極擴散層及閘極表面，彤 成金屬砂化膜。 13. —種半導體裝置，其特徵在於： 具備：記憶胞陣列部，其具有第〗電晶體及溝電容 器，該第1電晶體係在源極、汲極擴散層及閘極之中， 僅於閘極表面形成金屬矽化膜者，該溝電容器之電容器 ___ -37- I紙乐尺度適用中Kg標準（CNS ) A4& (21Dx 297公楚） ------ ---------^------，玎------^ J· ί請先聞讀背面之注意事項孑丨，寫本頁) 經濟部智慧財產局員工消費合作社印製 A8 B8 Cg D8 六、申請專利範圍 ' 節點係與前述源極、汲極擴散層之一方電性連接者； 並具備：邏輯電路部，其具有第2電晶體，該第2電晶 體係在源極、汲極擴散層及閘極表面，形成金屬矽 者； 前述第1電晶體之閘極側壁上各形成第J及第2側壁絕 緣膜，前述第1側壁絕緣膜係與鄰接於前述源極、汲極 擴散層之一方之側之閘極之側壁絕緣膜相連續，而覆蓋 前述源極、汲極擴散層之一方；前述源極、汲椏擴散層 之另一方側之第2側壁絕緣膜，係與鄰接於前述源極、 汲極擴散層之另一方側之閘極之側壁絕緣膜，隔特定之 間隙而相隔分離。 14. 如申請專利範園第i 2項之半導體裝置，其中前述金屬 矽化膜係爲矽化銘膜。 15. 如申請專利範圍第13項之半導體裝置，其中前述金屬 矽化膜係爲矽化鈷膜。 16. —種半導體裝置之製造方法，其特徵在於具備以下步 驟： 形成電容器之步騍，該電容器係於半導體基板之記憶 胞陣列區域構成記憶胞者； 形成第1電晶體及第2電晶體之步驟，該第i電晶體係 於前述半導體基板之記憶胞陣列區域，閘極連續配設成 爲字元線，源極、没極擴散層之一方連接於前述電容 器，另一方成爲位元線導通層者；該第2電晶體係同時 形成於邏輯電路者； -38 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐) 裝-- *· (請先閱讀背面之注意事項再， AT本頁) -3 線 經濟部智慧財產局R工涓費合作社印製 A8 BS C8 DS 417277 六、申請專利範圍 形成遮罩材之步驟，其係於前述記憶胞陣列區域之第 1电印體疋閘極自行整合而覆蓋位於其兩側之源極'汲 極擴散層，使第1電晶體之閘極，及前述邏辑電路區域 足第2電晶體之源極、汲極擴散層以及閘極表面露出 者·，及 形2金屬矽化膜之步驟，其係於前述第1電晶體之閘 極、前述第2電晶體之源極 '汲極擴散層以及閘極表面 上’自行整合而形成者。 17. -種半導體裝置之製造方法，其特徵在於具備以下步 驟： 形成電容器之步驟’該電容器係於半導體基板之記憶 胞陣列區域，構成記憶胞者； 、1成第1電晶體及第2電晶體之步驟，該第1電晶體係 於前述半導體基板之記憶胞陣列區域，閘極連續配設成 爲字元線，源極及汲極擴散層之一方連接於前述電容 器’另-方成爲位s線導通層，該等間極與位元線導通 層側鄰接之間極間之空間，及該等㈣與電容器側鄰接 之問極間之空間相比較，以該等閘極與電容器侧鄰接之 開極間之空間爲較小且以小而不均—之間隔配列形成； 該第2電晶體係同時形成於邏輯電路； 形成側壁絕緣膜之步裸’其係以於前述約及第2電晶 體之閘極側面’將前述記憶胞陣列區域之閘極間空間中 之較狹小的空間予以埋住的方式形成者； 形成高濃度雜質擴散層之步驟，該高浪度雜質擴散層 -39- 本紙杀尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ ---^------'U------欲： (請先閲讀背面之注意事項/心寫本頁) 經濟部智慧財產局員工消費合作社印製 Cl 7 4丄 ABC0 六、申請專利範圍 係重疊於前述第1及第2電晶體之源極、汲極擴散層， 於閘極及前述側壁絕緣膜自行整合而形成者； 順次堆積第1及第2絕緣膜之步驟，其係於前述半導體 基板上順次堆積與前述側壁絕緣膜同種之第1絕緣膜及 與其異種之第2絕緣膜者； 蚀刻前述第2絕緣膜而僅殘留前述記憶胞陣列區域之 閘極間空間中之較廣空間不予蝕刻之步驟； 將前述第2絕緣膜作爲遮罩，蝕刻除去前述第1絕緣 膜，而使前述記憶胞陣列區域之第丨電晶體之閘極表 面 '前述邏輯電路區域之第2電晶體之源極、汲極擴散 廣及閘極表面露出之步驟；及 形成金屬矽化膜之步驟，其係於前述第1電晶體之問 極表面、及前述第2電晶體之源極、及極擴散層及間極 表面，自行整合而形成者。 ---------^------ΐτ------^ 4 f (讀先閲讀背面之注意事項-?:.寫本頁) 經濟部智慧財產局員工消費合作社印製 ( CNS ) Α4ί1#ΠΤ〇χ )'