TW415028B - Dual damascene process - Google Patents

Description

415028 案號 88107968 修正 五、發明說明（6) 當電漿氧化矽層1 2的厚度約為2 0 0 0埃〜5 0 0 0埃時，氮化矽 或氮氧化矽層1 4的厚度約以2 0 0埃〜1 〇 〇 〇埃較佳。但熟悉此 技藝者可視金屬間介電層12的材質與厚度而定，改變遮蔽 層1 2的厚度與上述蝕刻配方，俾使得到最佳的蝕刻輪廓。. 根據本發明另一較佳實施例，在形成第2圖所示之結 構後’亦可使用單一的蝕刻配方，直接蝕刻出第4圖所示 之雙鑲嵌結構。舉例而言’可使用C f4為蝕刻源，其s i Ν / Si〇2的蝕刻率約為2〜4。在蝕刻進行時，由於介電層與遮 蔽層不同的蝕刻率，沿著開口丨7a與開口 1 9所形成的蝕刻 輪廓將產生相當的高度差，因此便可將導線溝槽與介層洞 的圖案同時轉移至介電層。 將光阻18去除後’接下來進行内連導線與金屬插塞的 沈積步驟。例如’可先在基底上沈積一擴散阻障層 (barrier layer)，如 TiN、Ta、TaN、或 WN 等（未顯示）， 以幫助後續金屬的附著並阻止其擴散（dif fusi〇n)。然後 再以化學氣相沈積法（CVD)、物理氣相沈積法（PVD)，或電 鍍沈積法（Electroplating)將一導電材料填滿介層洞i7c 和導線溝槽19a。導電層的材質可以是銅、金、鋁、银等 金屬材料或其合金。最後再以回蝕刻或化學機械研磨（CMp )將導線溝槽以外多餘的金屬材料去除，即可得到如第5圖 所示的鑲嵌式内連線結構2〇。 在完成上述鑲嵌式内連線的製作後，熟悉此技藝者可 按習知製程技術，先在導電層2 〇之上製作一封蓋層，然後 沈積另一内金屬介電層（IMD)，並重複本發明之上述製程

第9頁 1999. 06.04. 009 415028 五、發明說明（1) 【發明領域】

本發 關於一種 層（e t c h 結構。 明是有關於半導體積體電 半導體内連線的改良製程 Stop 1 ayer)的情況下， 路的製造，且特別是有 ’可在不需要餘刻終止 製得一雙鑲嵌式内連線 【發明背景】 在傳統内連線的製程中，由於接觸窗構造 係分別製…，因此需要個別的沈積與定義圖案 個製程步驟極其繁複，…電路設計日益丄 的趨勢下，將增加製作的時間與成本，不利於生產線上的 為克服 分別製作， 展出一種雙 行兩次選擇 dielectric 次做完金屬 層窗和内連 在雙鑲 槽與介層洞 其中，不僅 金屬導線與 尤其是使用 傳統内連線的製 使得整個製程步 鑲嵌（dual dama 性蝕刻’分別將 )與介層介電質（ 層與插塞的卩且$ 線溝槽，達到簡 嵌製程中，由於 ，因此金屬内連 具有簡化製程步 接觸插塞材質不 銅金屬的鑲嵌式 程中接觸 驟極其繁 scene)製 導線介電 via di e 1 層，並一 化製程步 已先在介 線與接觸 驟的效果 同所導致 内連線， 窗構造與導線圖案需 複的缺點，目前另發 程，其製作過程是進 質（I i ne e c t r i c )蝕開後，一 次將導電金屬填入介 驟的效果。 電層中形成内連線凹 插塞便可以同時形成 ，也可改善傳統中因 黏著性不佳的問題， 不僅可達到内連線的

第4頁 415028 五、發明說明¢2) 縮小化並且可減 題，已成為現今 在目前主要 first process" process” 等，均 一層氮化矽或氮 的触刻輪廓。然 的材質，難免會 元件的操作速度 操作速度的考量 製得一雙鑲嵌式 少RC時間 多重内連 的雙鑲嵌 -"via f 需要在導 氧化矽作 而，由於 造成有效 。有锻於 下，如何 内連線結 解決銅敍 展趨勢。 ，無論是 ss"，或 介層介電 層，以便 氧化矽為 間延遲的 製程步驟 蝕刻終止 本發明之 延遲，同時 線主要的發 製程技術中 irst proce 線介電質與 為触刻終止 亂化ί夕或氮 電容與RC時 此’在簡化 能在不需要 構’便成為 刻不易的問 "trench self align 貝之間增設 得到所需要 南介電常數 增加，延緩 與提而元件 層的情況下 著眼點所在 【發明概述 有鑑於 鑲嵌製程， 式内連線結 為達上 硬式罩幕， 後續定義導 的下半部而 的情況下， ] 此，本發 其可在不 構，以達 述目的， 在金屬間 線溝槽時 形成介層 製得一雙 洋而 提供—覆有 言之，本發 介電層之 明的主要目的就是提供一種新穎的雙 需要蝕刻終止層的情況下製得一鑲嵌 到提高元件操作速度的需求。 本發明的製程首先係利用一遮蔽層為 介電層的上半部蝕刻出一開口，並在 ’將此開口一併轉移至金屬間介電層 洞。如此’便可在不需要蝕刻終止層 鑲嵌内連線結構。 明的雙鑲嵌製程包括下列步驟：（a) 半導體基底；（b)形成一遮蔽層於介

第5頁 五、發明說明（3) 電層上，並於遮蔽層中 U)於遮蔽層上形成—第—開口 ，用以定義介廣洞， 二開口對應於第一開口 層，此光阻層具有一較寬之第 層為罩幕，沿上述第—叫用以定義導線溝槽；（d)以遮蔽 上半部形成-孔洞；、蝕去部分介電層’於介電層之 口依序蝕刻遮蔽層與介以光阻層為罩幕’沿上述第二巧 溝槽，其間，it沿上^層，在介電層上半部形成一；:ί 洞；以及⑴將-導電材\洞吉在介電層下半部餘刻诚出一// 导電材料填入介層洞與導線溝槽’完成 雙鑲嵌内連線的製作。 依照本發明的製程，遮蔽層材質可為氮化矽或氮氧化 矽，厚度約100埃〜1000埃較佳。介電層的材質可為氧化矽 、硼矽玻璃、硼磷矽玻璃、碟碎玻璃、或其他低介電常數 的材料。 為讓本發明之上述和其他目的、特徵 '和優點能更明 顯易懂’下文特舉一較佳實施例，ϋ配合所附圖式’作詳 細說明如下： 【圖式之簡單說明】 第卜5圖為一系列剖面圖，用以說明本發明一較佳實 施例製作雙嵌刻結構的流程。 【符號説明】 10、20〜導電層； 1 2〜金屬間介電層； 國 第6頁 415028 五、發明說明（4) 1 4〜遮蔽層； 1 6、1 8〜光阻圖案； 1 7、1 9 ~ 開口。 【實施例】 第1圖繪示出本實施例之起始步驟。在導電層丨〇以下 的部分，可能包含數層金屬内連線與數個電性上相互 的半導體元件’如M0S電晶體、電阻、邏輯元件等，為方 面起見’圖中僅繪出導電層10以上的部分’而導電層·’1〇以 下的半導體基底與積體電路元件由於非關本發明之重點， 在此予以省略。在導電層10上覆有一平坦的金屬間介電層 (Inter Metal Dielectric ; IMD)12，在本實施中係以電 衆氣相沈積法所形成之氧化矽作為丨MD層，其他可用來作 為IMD的材料尚包括：硼矽玻璃、硼磷矽玻璃、磷珍玻璃 、與低介電常數材料（如FSG、HSQ 、AlliedSignai產製 的FLARE、Schumacher產製的PAE-2等）。在以下的製程中 ’將於此介電層12定義出包括導線溝槽與介層窗的雙鑲嵌 結構’應注意的是在本發明中，介電層12可為單一材料^ 構成’且其中不包含氮化矽或氮氧化矽等高介電常數 料。 竹 、 如第1圖所示，在介電層12上設置有一遮蔽層U，此 ^蔽層與介電層具有不同的蝕刻選擇率，當蝕刻介電層時 可用來作為硬式罩幕（hard mask)。適當的遮蔽層材質包 括有氛化秒與氮氧化矽，例如可利用電漿化學氣相沈積法

415028 五、發明說明（5) ------ (PE_CVD):在25 0〜400 °C的操作溫度下，以SiH4/NH3為反應 氣體沈積氮化石夕’ |以以114/〜〇/1或。1^雇3/〇2沈積氣氣 接著，在遮蔽層14上形成一具有介層洞圖案17的光阻 層1 6，然後以蝕刻的方式將圖案轉移至遮蔽層丨4中，形枣 開口 17a，如第2圖所示。將光阻16去除後，在遮蔽層14上 形成另一光阻層1 8 ,此光阻層具有一較寬的開口丨9對應於 開口 17a ’用來定義導線溝槽。 ,根據本發明—較佳實施例，在形成第2圖所示之結構 後，可依次進行兩道不同配方的蝕刻程序’以將導線溝槽 與）ι層洞的圖案順利轉移至介電層。請參照第3圖，以遮 蔽層14為蝕刻罩幕，以反應性離子蝕刻法沿開口 l7a蝕刻 適當時間，以在介電層12的上半部形成一適當深度的孔 洞1 7 b。由於在本實施例係以氧化矽為金屬間介電層，因 此該蝕刻步驟可使用Qh/CO為蝕刻源，以達到所需θ的蝕 選擇率（SiOVSiN =50/1)。請參照第4圖，接下來以光限" 層1 8為蝕刻罩幕，沿開口丨9依序蝕刻遮蔽層丨4與介電層 ，以將光阻圖案轉移至介電層12的上半部成為一導線溝 1 9a，並將介電層上半部的孔洞丨7b轉移至下半部而成為二 介層洞17c，露出底下的導電層10。此階段的蝕刻過程— 中’可先以CHFJCO或CHJ/CO為蝕刻源（蝕刻率 ，將開口19下方的遮蔽層（氮化矽或氮氡 石夕Μ4先行去除’然後再換回以蝕刻氧化矽為主的姓刻 。為了將導線溝槽與介層洞的圖案順利轉移至介電層Χ中-

第8頁 415028 案號 88107968 修正 五、發明說明（6) 當電漿氧化矽層1 2的厚度約為2 0 0 0埃〜5 0 0 0埃時，氮化矽 或氮氧化矽層1 4的厚度約以2 0 0埃〜1 〇 〇 〇埃較佳。但熟悉此 技藝者可視金屬間介電層12的材質與厚度而定，改變遮蔽 層1 2的厚度與上述蝕刻配方，俾使得到最佳的蝕刻輪廓。. 根據本發明另一較佳實施例，在形成第2圖所示之結 構後’亦可使用單一的蝕刻配方，直接蝕刻出第4圖所示 之雙鑲嵌結構。舉例而言’可使用C f4為蝕刻源，其s i Ν / Si〇2的蝕刻率約為2〜4。在蝕刻進行時，由於介電層與遮 蔽層不同的蝕刻率，沿著開口丨7a與開口 1 9所形成的蝕刻 輪廓將產生相當的高度差，因此便可將導線溝槽與介層洞 的圖案同時轉移至介電層。 將光阻18去除後’接下來進行内連導線與金屬插塞的 沈積步驟。例如’可先在基底上沈積一擴散阻障層 (barrier layer)，如 TiN、Ta、TaN、或 WN 等（未顯示）， 以幫助後續金屬的附著並阻止其擴散（dif fusi〇n)。然後 再以化學氣相沈積法（CVD)、物理氣相沈積法（PVD)，或電 鍍沈積法（Electroplating)將一導電材料填滿介層洞i7c 和導線溝槽19a。導電層的材質可以是銅、金、鋁、银等 金屬材料或其合金。最後再以回蝕刻或化學機械研磨（CMp )將導線溝槽以外多餘的金屬材料去除，即可得到如第5圖 所示的鑲嵌式内連線結構2〇。 在完成上述鑲嵌式内連線的製作後，熟悉此技藝者可 按習知製程技術，先在導電層2 〇之上製作一封蓋層，然後 沈積另一内金屬介電層（IMD)，並重複本發明之上述製程

第9頁 1999. 06.04. 009 415028

五、發明說明（7) 以完成後序的多重内連線，但由於 特徵，在此處不予贅述。 -各各非關本發明之 由以上說明可知，本發明先在介電層12上設置-具有 ϋ刻阻障能力的遮蔽層j 4 ’益以此遮蔽層為触刻罩幕，在 =層12的上半部餘刻出—開口 m，並在後續定義導線 溝槽1 9 a時’ ί)寻開口 i 7b —併轉移至金屬間介電層的下半部 而形成介層洞17c。因此’可在不需要蝕刻終止層的情況 下，一次完成介層洞1 7c與導線溝槽丨9a的圖案定義’達到 降低有效電容與RC延遲時間的目的。 ' =然本發明已以一較佳實施例揭露如上，然其並非用 :1艮f本發明，任何熟習此技藝者，I不脫離本發明之精 =^捉圍内’當可作各種之更動與潤飾，因此本發明之保 5蔓範圍當視後附之申請專利範圍所界定者為準。

第10頁

Claims (1)

1. 415028 六、申請專利範圍 1. 一種雙鑲嵌製程，包括下列步驟： (a) 提供一覆有介電層之半導體基底； (b) 形成一遮蔽層於該介電層上，並於該遮蔽層中形 成第一開口 ，用以定義介層洞； (c) 於該遮蔽層上形成一光阻層，該光阻層具有一較 寬之第二開口對應於第一開口，用以定義導線溝槽； ’ (d) 以該遮蔽層為罩幕，沿上述第一開口蝕去部分該 介電層，於該介電層之上半部形成一孔洞； (e) 以該光阻層為罩幕，沿上述第二開口依序蝕刻該 遮蔽層與該介電層，在該介電層上半部形成一導線溝槽， 其間，並沿上述孔洞在該介電層下半部蝕刻出一介層洞； 以及 (f )將一導電材料填入該介層洞與該導線溝槽。 2. 申請專利範圍第1項所述之製程，其中該介電層的 材質係擇自下列所組成之族群：氧化矽、硼矽玻璃、硼磷 矽玻璃、磷矽玻璃、以及低介電常數材料。 3. 申請專利範圍第1項所述之製程，其中該介電層的 材質為氧化矽。 4. 如申請專利範圍第1項所述之製程，其中該遮蔽層 的材質為氮化矽或氮氧化矽。 5. 如申請專利範圍第4項所述之製程，其中該遮蔽層 的厚度為100埃〜1 0 00埃。 6. 如申請專利範圍第1項所述之製程，其中介電層的 材質為氧化矽，且該遮蔽層的材質為氮化矽。

   第11頁 415028 六、申請專利範圍 7. 如申請專利範圍第1項所述之製程，其中在步驟（e) 與步驟（f)之間更包括：沈積一擴散阻障層於該導線溝槽 與該介層洞。 8. 如申請專利範圍第7項所述之製程，其中該擴散阻' 障層擇自下列所組成之族群：钽（Ta)，氮化钽（TaN)，氮， 化鎢（WN)，以及氮化鈦（TiN )。 9. 如申請專利範圍第8項所述之製程，其中該導電材 料係擇自下列所組成之族群：銅、金、鋁、銀、以及其合 金。

   第12頁