TW411585B - Method of forming CMOS transistors with self-aligned planarization twin-well - Google Patents
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A7 B7 41158&_ 五、發明説明() 發明領域上 (請先閲讀背面之注意事項再填寫本頁) 本發明係有關於一種形成互補式金氧半導 (Complementary Meta卜oxide-Semiconductor CMOS)電晶 體的方法,特別是指利用較習知技術為少之罩幕(Mask) ’ 以形成具有自行對準(Self-aligned)之平坦雙井(Twin-we丨丨),用以製造CMOS電晶體之方法0 發明眢棄_J_ 由於CMOS結構能提供較PMOS與NMOS電晶體為低 之能量消耗等優點,因此利用CMOS電晶體所架構出之電 子元件有越來越多的趨勢。由於CMOS電晶體可以在切換 其狀態時,利用較少的電流獲得導通,其所消耗的能量亦 為目前基本元件中最小者,而上述優點卻是高積集度應用 的特點之一。 經濟部智慧財產局員工消費合作社印製 目前有許多技術,諸如P-井、N-井、與雙井等製程可 用來製造CMOS電晶體,而上述製程中尤以之雙井製程能 提供許多優點,所以也最受人重視。在雙井製程中,其將 分別製作摻雜量極低的雙井;而每個井的實際摻雜情形, 諸如特定的摻雜剖面等皆可視實際應用而定,所以任何井 皆不會受到额外掺雜製程而受到損害。上述的優點在單井 CMOS電晶體中是不存在的,因為每個元件的摻雜型態 本紙張尺度適用中國國家標率(CNS ) A4規格(2〖0X297公釐) 經濟部智慧財產局員工消費合作社印製 A7 Α11585__Ξ_— 五、發明説明() (Doping type)皆有某種程度之關連,但在雙井製程中卻不 存在該種關連性。 習知之人士皆知,製造CMOS電晶體之元件表面是越 平坦越好,但是在雙井之間表面存在一個高度差 (topography height),所以要獲得一個眞正的平坦表面便 是相當困難之事,尤其是該項高度差約略是1〇〇到2 00 n m (nano-meters)之情形下,平坦的元件表面更是難以獲得。 此外,在具有該高度差的CMOS結構下,對0·35μηι以下 的製程而言,要微影電晶體於晶片上是一件難度極高之 事。所以,上述缺點便成為CMOS製程的一個瓶頸,尤其 是對目前已逐漸成為主流的深次微米極超大型積體電路 (deep sub-micro ULSI,Ultra-Large-Scale-Integrated)來 説,克服問題該項便是一件迫不及待之事(請參閲"0.2·μιη n-Channel and p-Channel MOSFET’s Integrated on Oxidation-Planarized Twin-Tubs" in IEEE Electron Device Lett., vol., EDL-11, p. 500-502,1996.) 〇 因為在 形成閘極陣列(Gate runners)時,因為在光阻曝光所產生 的近接效應(Proximity effects),將形成許多凹凸不平的線 條。而對於深次微米的接觸窗製程來説,由於包含積集度 極高的閘極陣列,因此將造成許多不良的影響,進而影響 產品的良率。於是亟需一種能提供具有平坦表面,以供形 成CMOS電晶體,且能克服上述難題的方法。 本紙張尺度適用中國國家揉準(CNS ) A4現格(210 X 297公釐) -------------^--,訂-------後, (請先聞讀背面之注意事項再填寫本買) 經濟部智慧財產局員工消費合作社印製 411585 五、發明説明() I朗q的及概述: 鑒於上述之發明背景中,習知的CMOS製程中所需的 平坦表面相當不易獲得,本發明即針對上述問題,提出_ 個能提供平坦表面以形成CMOS電晶體的方法,藉以克服 習知技術所面臨之問題。 本發明揭露一種利用具有自行對準(Self-aligned)之平 坦雙井以形成CMOS電晶體之方法。當第一墊氧化看和氮 化梦層依序沈積在半導想基材表面之後,再以一光阻看做 軍幕,將高能量之磷離子植入於半導雅基材以定義N井區。 在除去該光阻層後,利用一全面性高能量低濃度劍量之棚 離子植入,除了形成位於N井區旁側之P井區外,該硼離 子亦被植入至N井區下方中,然後陸續除去氬化矽層與替 氧化層之後,執行一高溫熱氧化製程以除去植入所形成之 晶格缺陷,而高溫回火之同時亦形成深雙井之結構,隨後, 形成複數個溝渠並定義出主動區(Active region),沉積厚 氧化矽層於該溝渠中,並利用回蚀或化學機械研磨(CMP) 製程除去基材表面上之氧化矽層以形成平坦表面,高能量 低濃度之磷離子植入於半導體基板中,用以形成PMOS電 晶體的穿透阻隔層,隨後,經由低能量與低濃度劑量之bf2 離子全面性植入,用以增加PMOS電晶體舆NMOS電晶艘 之啓始電壓,最後,後續製程形成CMOS電晶體於半導艘 基材中。 本紙張Xvtit财軸家縣(CNS) Α4ί^ (21Gx297公釐) I------11 ▲---.--J—訂 (請先鬩讀背面之注^K項再填寫本頁) 411585 A7 B7 五、發明説明( B A 1«轚说明: 本 圖形做 第一圖 第二圖 第三圖 第四圖 第五圖 第六囷 第七圖 經濟部智慧財產局員工消費合作社印製 第八圖 第九圈 發明之較佳實施例將於隨後之説明文字中輔以下I 更詳細的閣迷: 描繪在一具有墊氧化層之半導體基板上,形成 化矽層於該墊氧化層上之截面結構圖; 描繪在第一圖之半導體基板中,利用—光阻為革 幕’並植入鱗離子以形成一 N井之截面結構圏. 描繪在第二圖之半導體基板中,當定義區之光 阻除去後,利用一高能量低濃度劑量之硼離子,以 全面性植入半導體基板之截面結構圖; 描繪將墊氧化層與氮化矽層移除後之截面結構圖. 描繪在第四囷之半導體基板中,以高溫濕氧化製程 以除去離子植入所形成之晶格缺陷,且同時加熱以 形成深雙井之截面結構圖; 描繪在丰導體基材上定義一光阻層以定義元件主動 區域,並蝕刻該半導體基材以形成複數個溝渠之截 面結構圖; 為除去上述光阻層之後沉積一厚氧化矽層並塡入該 溝渠中之截面結構圖; 描繪回蝕該厚氧化矽層直到該半導體基材表面,龙 再長一層墊氧化矽層之截面結構圖; 描繪利用第二光阻層為罩幕以進行一高能量低濃度 劑量之磷離子植入,用以形成PMOS電晶禮所需的 本紙張尺度適用中國國家榡準(CNS ) A4規格(210X29?公羞) f請先閩讀背面之注意事項再填窝本頁) 411585 A7 B7 五、發明説明( 穿透阻隔層之截面結構圖; 第十圖描繪進行低能量低濃度劑量之日「2離子植入以調整 電晶體啓始電壓之截面結構圈;及 第Η--圖描績進行CMOS電晶禮形成製程之截面結構圖。 窬明掸Μ説明 本發明揭露一種利用具有自行對準(Se|f-aiigned)之平 坦雙井以形成CMOS電晶禮之方法,n井區108形成於半 導體基材101中,然後P井區1〇9形成於|sj井區108旁 並且部分沿N井區108底部形成,溝渠隔離區域1彳1形成 於N井區108及P井區109表面及覆蓋部分n井區1〇8 及P井區109,CMOS電晶艏之穿透阻隔層114形成於P 井區109之上部,一墊氧化矽層復蓋於n井區108及p 井區109之表面上,並可作為電晶體之閘極氧化層,Bf2 離子摻雜層115形成於N井區1 〇8及p井區1〇9之上部 以增加電晶體之啓始電壓,本發明所揭露之方法較傳统製 程簡單且使用較少光罩,因此可減少製程成本及提高製程 可靠度。 ---------表---.--1訂 (請先閲讀背面之注意事項再填寫本頁} 經濟部智慧財產局員工消費合作社印製 本發明之形成方法如下所述,第一圈為一氮化梦層103 沈積於第一墊氧化層102上之半導體基板1〇1截面結構 圖,首先第一墊氧化層102形成於一半導體基材]〇1上, 其厚度約為30至500埃,然後利用傳統沉積製程形成厚 本紙張尺度通用中國國家揉率(CNS ) A4規格(210X297公釐) A7 B7 411585 五、發明説明() 度約500至3 000埃之氮化矽層1〇3於該第一墊氧化矽層 1 02 上。 請參考第二圖所示,形成第一光阻圈案層104用以定 義N井區(N-well region)之所在,除去曝露出的部分該第 一氮化矽層並以該第—光阻層1〇4為罩幕配合一高 能量之離子植入用以形成N型離子植入區105,而上述離 子植入所使用的為磷離子等N型離子,植入磷離子以形成 —深度約為0.1至1.0微米化叫之N型離子植入區1〇5, 所植入之磷離子係具有能量約為3〇〇〇 KeV、而濃 度約為5兵11至5E13 (粒子/平方公分at〇ms/cm2)之劑量 來植入,然後除去該第一光阻圖案層1〇4。 接下來,在除去第一光阻層1〇4後,利用p型離子於 半導體基板101中進行離子植入,用以形成—p型離子植 入區106,該P犁離子植入區1〇6係位於N型離子植入。 105之旁側以及下方。第三圖描繪將硼離 λ +上八區 在半導拽 基板101中,以於Ν型離子植入區105旁 々叫;下万,形戌 一 Ρ型離子植入區106的截面結構圖,所 成 植入的硼離 量約為1〇m〇立」^,劑量濃度約為5E11至5日1于迠 子/平方公分。上述之氮化矽層103與第一執 13粒 承1化層 1 h 〇 隨後被除去,此時的半導體基板101之剖 02 所示。 囬固如第四厨之 本紙法尺度適用中國固家橾準(CNS 規格(210X297公釐) ---------^------,玎------^ (請先閲讀背雨之注意事項再锌 \4頁) 經濟部智慧財產局員工消費合作社印製 411585 A7 __________B7 五、發明説明() 請參間第五圖’其描繪在第四圖之丰導體基板101中, 利用高溫熱氧化製程用以除去晶格缺陷。此外,該高溫熱 氧化製程亦同時將N型離子植入區1〇5與p型離子植入區 106’轉換成一包含1^井1〇8與p井1〇9之雙井,製程溫 度約800 C至1150 °C ’此外,一厚度2〇〇至1000A之 氧化層107,同時也形成在該半導體基板1〇1之表面。 接下來所執行的為主動區定義製程,請參閲第六圓, 定義一第二光阻層110於該厚氧化矽層107上,用以定義 元件主動區域,以該第二光阻層11〇為罩慕,進行一傳統 乾蝕刻製程以蝕刻該厚氧化矽層1〇7及部分N井區108與 P井區109,然後形成複數個溝渠於該半導想基材1〇1中, 由該半導體基材101上表面算起之溝渠深度約20 00埃至 10000埃’然後除去該第二光阻層11〇。 經濟部智慧財產局員工消費合作社印製 装---Γ---訂 (請先閱讀背面之注意事項再填寫本頁) 請參考第七圈所示,利用化學氣相沉積法沉積一 TEOS 氧化矽層111於該半導雔基材上並填入該溝渠中,利用CVD 形成之該TEOS氧化矽層111可均勻地沉積於半導體基材 101上於溝渠中有較佳階梯覆蓋(step coverage)能力,該 TEOS-CVD氧化梦層之厚度約3000埃至1 0000埃,於一 較佳實施例中,在一乾氧反應室中進行一熱氧化製程以形 成一厚度約24nm之薄氧化矽層(未圈示)於該溝渠表面, 用以作為後續沉積製程之黏著層。 本紙張尺度適用中國國家揉率(CNS >A4規格(2丨0X297公羡) 411585 at B7 五、發明説明() 進行一高溫緻密化製程以使該 TEOS-CVD氧化# 少層 111較能抵抗氧化蚀刻或研磨,該緻密化製程之溫度约8〇〇 。(:至ii〇〇°c,接著進行一回蝕製程直到該半導體基材表面 並形成複數個平坦的溝渠隔離區域111於N井區1〇8及p 井區109中,化學機械研磨製程亦可用於除去高於該半導 體基材1 01表面之TEOS-CVD氧化矽層1 11,然後進行兩 種清潔製程(cleaning process),首先為HF溶液清潔方法 用以使該基材表面具有疏水性,另一為 H2〇2溶液清潔方 法用以使該基材表面具有親水性,隨後利用熱氧化製程形 成第二墊氧化矽層112,厚度約100埃至300埃,第八圓 即説明應用熱氧化製程形成第二墊氧化矽層112於該半導 體基材101上之截面結構圈。 經濟部智慧財產局員工消費合作社印製 Ί---·---1τ f請先閲靖背面之注意事項再填寫本頁〕 請參閱第九圖,其描繪在第三光阻層113被定義在半 導體基板101上,且曝露該N井108之截面結構圖。接著, 亦利用高能量低濃度劑量之全面性磷離子植入,配合第三 光阻層113為罩幕,一 PM0SFET的穿透阻絕層(punch-through stopping layer)114 形成於該半導體基板 1〇1 之 中,該植入的磷離子能量約為100至3_a〇KpV,劑量濃度 約為5E11至5E13粒子/平方公分。 最後,再執行一低能量低濃度之bf2離子植入,用以 調整PM0SFET與NM0SFET的啓始電壓後,便完成可製 作CMOS電晶體的平坦雙井,第十圖描繪執行低能量低濃 本紙張尺度逋用中國國家標準(CNS ) A4規格(210Χ297公釐) 411585 A7 _—___B7 五、發明説明() (请先閲讀背面之注意事項再填寫本頁) 度之BFS離子植入,形成一用以調整CM〇s電晶體之啓始 電壓的調整層115後之截面結構圖,該植入之Βρ2離子能 量约為10KeV至150KeV,劑量濃度约為ιΕ12至ιΕ14粒 予/平方公分。 所以在本發明所揭露的方法下,可明顯將N井與p井 之間的高度差減少,於是更可達成元件表面平坦化的目 的。此外,本發明所需要的罩幕數量亦較習知技術為才。 舉例而言,作為p井植入、通道阻絕(Channelst〇p)植入、 PMOSFET啓始電壓植入、與NM〇SFET啓始電壓植入所 需的罩幕皆可省略’而且習知技術所使用的調劑方法 (recipe)皆可適用於本發明之中。 接下來即可在第十一圖之半導體基板1〇1中進行 CMOS電晶體之後續製程’例如在第十一圖之截面結構圈 中’可為PMOSFET形成一閘極結構116,與做為汲極層 與源極層118;以及為NMOSFET形成閘極結構117,與 做為汲極層與源極層119。 經濟部智慧財產局8工消費合作社印製 本發明以一較佳實施例説明如上,僅用於藉以幫助了解 本發明之實施,非用以限定本發明之精神,而熟悉此領域技 藝者於領悟本發明之精神後,在不脱離本發明之精神範圍 内,當可作些許更動潤飾及等同之變化替換,其專利保護範 圍當視後附之申請專利範圍及其等同領域而定。 本紙張尺度適用中國囷家標串(CNS ) A4規格(210X297公釐)
Claims (1)
- A8 B8 C8 D8 411585 六、申請專利範圍 (請先閱讀背面之注意事項再4寫本頁) 1 一種形成雙井結構(Twin-well structure)以製造互補 式金氧 半導禮(Complementary Meia 卜 Oxide- Semiconductor, CMOS)電晶體之方法’該方法至少包含下 列步驟: 形成一第一墊氧化層(Pad oxide layer)於一半導體基 材(Semiconductor substrate)上: 形成一氮化矽層(SMicon nitride laye〇於該第一墊氧 化看上; 利用一第一光阻層以定義一第一丼區: 利用該第一光阻層為罩幕(Mask)執行一第一離子植入 於該第一井區之中; 除去該第一光阻層》 執行一第二離子植入於該半導體基材中用以定義第二 井區;. 除去該氮化矽層與該第一墊氧化層: 執行一高溫製程於該半導體基材以形成較深的雙井 區; 形成複數個溝渠於該半導體基材中以定義一主動區 經濟部智慧財產局員工消黄合作社印製 域; 形成一厚氧化矽層該該半導體基材上並填入該溝渠 中; 回蝕該厚氧化矽層直到該半導體基材之上表面; 形成第二墊氧化矽層於該半導體基材上; .11. 本紙张尺度逍用中國Η家標率(CNS ) A4洗格(210X297公釐) 經濟部中央揉率局貝工消费合作社印裝 411585 H Ό8 六、申請專利範圍 定義一第二光阻層用以曝露贫第一井區; 執行一第三離子植入於該第一井區之中,用以形成一 穿透阻絕(Punch-through stopping)層; 除去該第二光阻層; 執行~第四離子植入,用以調整該CMOS電晶雜之啓 始電壓(Threshold vo丨tage);及 形成該CMOS電晶體於該第一井區以及該第二井區之 上0 2. 如申請專利範困第1項之方法,包含在執行該第一 離子植入之步驟前,執行一回蚀該氮化碎層,用以曝露部 份之該第一整氧化層之步驟。 3. 如申請專利範圍第1項之方法,其中上述之第一離 子植入係利用1 〇〇 KeV至3000 KeV的能量,與每平方公 分5E11至5E13個粒子之劑量所植入的磷(Phosphorous) 離子所形成。 4. 如申請專利範圍第1項之方法,其中由該半導鳢基 材上表面該溝渠深度約2000埃至10000埃。 5. 如申請專利範園第1項之方法,其中上述之厚氧化 矽層係由化學氣相沉積法所形成。 .12* 本紙張尺度逍用中國囷家揉率(CNS ) A4現格(210X297公釐) ---------裝— (請先W讀背面•之注意事項再埃穿本頁) 訂 線 經濟部中央搮率局員工消費合作社印製 411585 H D8 六、申請專利範圍 6. 如申請專利範園第1項之方法,其中上述之厚氧化 硬層為TEOS氧化矽層。 7. 如申請專範圍第1項之方法,其中上述回蝕該厚氧 化矽層之前更包含進行一緻密化製程(densification process) 〇 8. 如申請專利範圍第1項之方法,其中上述之第二離 子植入係利用1 〇〇 KeV至3000 KeV的能量,與每平方公 分 5E11至 5E13個粒子之劑量的全面性(Blanket)的硼 (Boron)離子植入所形成。 9_如申請專利範園第1項之方法,其中上述之第三離 子植入係利用1 00 KeV至300 KeV的能量,與每平方公分 5E11至 5E13個粒子之劑量的磷(phosphorous)離子植入 所形成。 10. 如申請專利範園第1項之方法,其中上述之第四離 子植入係利用10 KeV至150 KeV的能量,與每平方公分 1E12至1E14個粒子之劑量的BF2離子植入所形成。 11. 一種形成雙井結構(Twin-we II structure)以製造互 補式金氧半導趙(Complementary Metal-Oxide-Semiconductor, CMOS)電晶體之方法,該方法至少包含下 本紙張尺度逍用中國國家#準(CNS ) Α4規格(210Χ297公釐) ---------裝— (請先閲讀背缸之注意事項再填寫本頁) 、1T 線 A8 B8 C8 D8 411585 六、申請專利範圍 列步驟: 形成—第—墊氧化層(Pad oxide layer)於一半導體基 材(Semiconductor substrate)上; 形成一氮化矽層(Silicon nitride layer)於該第一塾氧 化層上; 利用一第一光阻層以定義一第一井區; 利用該第一光阻層為軍幕(Mask)執行一第一離子植入 於該第一井區之中; 除去該第一光阻層; 執行一第二離子植入於該半導體基材中用以定義第二 井區; ~~ 除去該氮化矽層與該第一墊氧化層; 執行一高溫製程於該半導體基材以形成較深的雙井 區; 形成複數個溝渠於該半導嫌基材中以定義一主動區 域; 形成一厚氧化矽層該該丰導體基材上並填入該溝渠 中; 進行一化學機械研磨製程研磨該厚氧化矽層直到該丰 導體基材之上表面; 形成第二墊氧化矽層於該半導體基材上; 定義一第二光阻層用以曝露該第二丼區; 執行一第三離子植入於該第一井區之中,用以形成_ 穿透阻絕(Punch-through stopping)層; .14. 本紙張尺度逍用中固國家揉率(CNS )八4规格(210X297公釐) 裝— ΙΊ - ^ 線 (請先聞讀背面_之注意事項再填免本頁) 經濟部中央標準局負工消費合作社印製 A8 411585 ?! 六、申請專利範圍 除去該第二光阻層: {請先閱請背虹之注意事項再填爲本頁) 執行一第四離子植入,用以調整該CMOS電晶體之啓 始電壓(Threshold vo丨tage);及 形成該CMOS電晶體於該第一井區以及該第二井區之 上0 12. 如申請專利範圍第11項之方法,包含在執行該第 一離子植入之步驟前,執行一回蚀該氮化梦層,用以曝露 部份之該第一墊氧化層之步驟。 13. 如申請專利範圍第11項之方法,其中上述之第一 離子植入係利用1 00 KeV至3000 KeV的能量,與每平方 公分5E11至5E13個粒子之劑量所植入的壤(Phosphorous) 離子所形成。 14. 如申請專利範固第項之方法,其中由該半導體 基材上表面該溝渠深度約2000埃至1 0000埃。 經濟部中央揉隼局負工消费合作社印製 15. 如申請專利範園第11項之方法,其中上述之厚氧 化矽層係由化學氣相沉積法所形成。 16. 如申請專利範園第11項之方法,其中上述之厚氧 化矽層為TE0S氧化矽層。 本紙張尺度適用中SB家揉率(CNS ) A4规格(210X297公釐) AS B8 C8 D8 411585 六、申請專利範圍 1?·如申請專範圍第11項之方法,其中上述進行化學 機械研磨製程研磨該厚氧化矽層之前更包含進行一緻密化 製程(densification process)。 18_如申請專利範面第11項之方法,其中上述進行化 學機械研磨製程研磨該厚氧化矽層之後更包含進行一 hf 溶液清潔製程。 19. 如申請專利範園第11項之方法,其中上述之第二 離子植入係利用1 00 Kev至3000 KeV的能量,與每平方 公分5E11至5E13個粒子之劑量的全面性(B丨anket)的硼 (Boron)離子植入所形成。 20. 如申請專利範圍第11項之方法,其中上述之第三 離子植入係利用1 〇〇 KeV至300 KeV的能量,與每平方公 分5E11至5E13個粒子之劑量的磷(phosphorous)離子植 入所形成。 21. 如申請專利範圍第11項之方法,其中上述之第四 離子植入係利用1 0 KeV至1 50 KeV的能量,與每平方公 分1E12至1E14個粒子之劑量的BF2離子植入所形成。 • 16· 本紙張尺度逡用中國國家橾率(CNS ) A4规格(210X297公釐) ^ 裝 HI- nil ^ — J !i 線 f- (請先閲讀背圯之注意事項再填貨_本頁) 趄濟部中央標率局負工消费合作社印装
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MK4A | Expiration of patent term of an invention patent |