TW409392B - Fabrication method of improving the electrostatic discharge ability of the device and increasing the gain of connected bipolar transistor - Google Patents
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Description
五、發明說明(1) -1發明領域 t發明係有關於一種具備防護裝置之元件及一改良積 八^兀件增益(device gain)的製造方法,特別是有 奇;盘屬氧化半導體元件之靜電放電(electr_ostatic discharge)防護結構及提高寄生雙載子元件(parasitic bipolar devices)之增益。 5-2發明背景: 靜電放電是一普遍的現象,其發生的時候是當指尖接 觸到一接地物體。高度地明顯效果,如火花,可能會被察 覺於一靜電放電之事件的期間,其火花是帶電荷人體與接 地物體之一幾乎零電位表面之間的空氣縫隙之離子化^生 的結果,很明顯地,一高電壓放電發生於此情況下。此高 電壓所產生的高電場及高電流密度在小元件中可導致絕緣 體的朋潰及熱損害於積集電路(Integra1:ed Circuits)中 在一典型的工作環境中,一 1 5〇pF的人體電容可感應 出一 0· 6uC的電荷’其導致4000伏特或更高的靜電電^ : 帶電荷人體與一接地物體,如IC腳,之間的任何接觸可產 生大約lOOnsec的放電其最高電流在安培的範園内,此放 電關係到的能量意表著電子元件及成分之功能的衰弱。其
409392 損害入或内連線燒毀之情況,而高電流亦 能導致足'"!^的電晶片上以造成氧化崩潰於薄閘極金 屬氧化半導體製程中。半導體積集電路的靜電放電之防護 也因此成為一穩定性的爭論。 6 一靜電放電防護之電晶體的最基本功能乃是傳導及使 靜電放電之電流從其保護之電路中流出,如此的靜電放電 防護^電晶體係普遍用於微處理器’嵌入微控制器,特殊 用途積集電路’及其他的邏輯元件,主要作為内電路的保 護。例如第一圖所示,其描晝一廣泛地使用為一防護裝置 之η型通道的厚場氧化(thick field oxide, TF0)電晶體 。在圖示中,一半導體元件1〇具備有一銲墊(b〇nd pad)11 及一受保護的内電路(internal circuit)12,一電線13連 接上述區域11及12 « —用以作為一靜電放電防護裝置之^ 型通道TF0電晶體Τ1放置於電線13和地(標明為GND)之間, 其閘極繫於汲極然後連接到電線丨3,而其源極連接到gnd 電壓。 該TF0電晶體T1之作用為一寄生雙载子電晶體,且其 一定要在該内電路12之一金屬氧化半導體電晶體達到其衝 擊離子化崩潰電壓(impact ionization breakdown voltage )之前打開。在設計上如果該了!^電晶體n不是先 打開的’那麼該内電路1 2將會受挫來自於銲墊丨丨的靜電放 電之脈波或應力。
第5頁 4093½ 五、發明說明(3) 一些改良靜電放電防護之電晶體的方法已被採用,例 如,用矽化合物阻擋的源極和汲極區來提高靜電放電能力 ,但其靜電放電防護還是相當有限。另一普遍的方法,其 保證靜電放電防護之電晶體先打開,乃是加長内電路電晶 體之通道使内電路電晶體較難打開。無論如何,目前在靜 電放電防護之金屬氧化半導體電晶體方面的技用靜 電放電植進(ESD impiant)在接觸窗形成後來極/汲 極放電植進的最主要目的是提高及加深-輕參lightly doped drain,LDD)區 合深度、) 在靜電放電植進下,汲極區域的面積會比一般的大且 水平寬度也會比一般的寬,使貫穿(punch-through)更容 易發生’而為了避免貫穿的發生則需一較長的通道。由於 半導體元件的體積及元件與元件間的距離亦有日漸縮小化 的趨勢’上述的方法都不是最理想的,因他們都會造成較 大的^°最後,在靜電放電植進法裡配合提區 域? 雖可解決貫穿容易產生的問題,但餐度 越间其垂直雙载子連接電晶體(vertical BJT)之增越 低’在一些電路的應用上亦受到限制。 5 - 3發明目的及概述:
第6頁 409392 五、發明說明(4) 鑒於上述之發明背景中’傳統的靜電放電防護裝置所 產生的s者多缺點,本發明係提供一金屬氧化半導體元件之 製造方法,其實際地改進元件之靜電放電能力及寄生垂直 雙载子連接電晶體之增益。於是,本發明關係到在接觸窗 蝕刻(contact etching)完成後,作較高能量的離子佈植 ’如此可提高金屬氧化半導體元件的靜電放電能力,且不 會影響元件的貫穿能力。再者’本發明亦可改進擴散重疊 接觸規則(diffusion overlap contact rule)以避免對準 偏移(miss al ignment)的產生。另外在寄生雙載子連接電p 晶體方面’本發明可增加汲極的效率以提高寄生垂直雙載 子連接電晶體之增益。 在本發明的一實施例中,如第二I圖所示,形成—靜 電放電防護元件的方法至少包含:首先,提供一具有—第 一導通型的底材,且其中已形成一具有一第二導通型的井 區。再者,形成一隔離區(is〇lati〇n regi〇n)於底材與井 區之連接處的上方,隔離區的一部分約一半在底材中而另 一半在井,中,隔離區的另一部分則裸露於底材及井區表 面之上〕三者,一閘極電極的形成,其擁有一多晶矽層覆 蓋再一 ^閘氧化層之上。四者,植入具有該第一導通型的 離子於該,區中至一第一深度,藉以形成一對N+型電極。 五者’覆蓋一内介電層在已形成的元件結構之整體表面上 。最後,本發明最重要的步驟之一,在形成一對接觸窗貫
第7頁 4ima2. 五、發明說明(5) 穿該内介電層之後,植入具有第 於該,型電極中至植第具二f—曰導通型之較高能量離子 弟一冰度’且回火最後的結構。 上述之金屬氧化丰導體元株M 之下有以下幾個優點:首先,在二开3和傳統的方法相較 用栓塞植入法(plug impiant)可極區形成後,採 避免對準偏移的產生於接觸f旬極=重,接觸規則以 ,因栓塞植入法可咸丄:電:!、τ及極區之間。其次 放電能如力的提升。再;驅動能力’《導致靜電 度的為…影響到深及較高濃 在本發明 一金屬氧化半 其至少包含.: 。再者,植入 部分及在兩個 Ν+型汲極區域 之剩餘的裸露 者,形成一具 法植入具有第 ’其深度較該 的另一 導體元 首先, 具有第 中央隔 。三者 表面部 有三個 一導通 第一深 實施例申,如第三E圆所示,一製造 =的方法與上述之實施例非常相似, fei'底材’一井區’及四個隔離區 導通型的離子於井區的一裸露表面 離區之間至一第一深度,藉以形成一 ’植^具有第二導通型的離子於井區 分,藉以形成一對?+型電極區域。四 介電層。最後,採用检塞 型的離子於汲極區域令至一第二深度 度深。
提高;二 五、發明說明(6) — 上述的兩個實施例中,栓塞植入的越深,則汲極底部與井 區底部的距離就越短’故享有較高的寄生垂直雙載子連接 電晶體之增益。 5-4圖式簡單說明: 第一圖敘述一具有一厚場氧化電晶體作為一靜電放電 防護元件的電路圖; 第二A圖至第二I圖敘述本發明的一實施例之流程的主 要步驟之截面圖。 第三A圖至第三E圖敘述本發明的另一實施例之流程的 主要步驟之截面圖。 围 主要部分之代表符號: GND接地 T1厚場氧化電晶體(TFO t rans i stor )
I 0半導體元件 II 銲塾(bond pad) 12内電路 13 電線 2 0 0底材 201井區
第9頁 五、發明說明(7) 409392 202 隔離區 2 0 3閘氧化層 2 0 4 閘極電極 2 0 5 源極 206 汲極 207内介電層 2 0 8接觸窗 209 源極第二深度 21 0 汲極第二深度 3 0 0底材 301 井區 3 0 2 隔離區 3 0 3 N+型汲極區 3 0 4 P+型電極區 30 5内介電層 3 0 6 接觸窗 307接觸窗 3 0 8 汲極第二深度 5 - 5發明詳細說明: 引用第二A圖至第二I圖,其敘述本發明較俜好的實施 例之一之流程的截面圖,這些圖僅顯示整個製程之主要的
第10頁 五'發明說明(8) 步驟。 半導ΪΪ材200在第不’提供一具有-第-導通型的 +導體底材200。㈣二β圖中,採 區201,其具有與上述第 =入法形成一井 半導體底材200可能為# 、第一導通型。該 2〇1是一p型井區。m型通道-件’那麼該井區 其>人如第一 C圖所示,形成一隔離區202在該底材 00與s亥井區201之連接處的上方,隔離區的一部分埋藏於 該底材及該井區中而另一部分則延伸至該底材及該井區之 表面上。此隔離區202至少包含氧化矽,而該氧化矽的形 成,採用下列之一的方法:區域性氧化矽法(L〇c〇s)形成 .一場氧化(field oxide)結構或渠溝隔離法(trench isolation)。 引用第二D圖’採用熱氧化製程形成一薄閘氧化層2 0 3 覆蓋在該井區201的整個裸露表面之上,其高度大约與該 隔離區202之高度相等。隨後,在化學機械研磨室裡形成 一多晶石夕層在已產生該閘氧化層2 〇 3之結構之全部裸露表 面的上方。然後,圖案蝕刻一閘極幕罩,其移除一部分不 要的多晶矽層及閘氧化層203,於是形成〆閘極電極204及 裸露出一部分的井區表面。此步驟的最终結構顯示於第二
第11頁 4093 將 五'發明說明(9) E圖中。 引用第二F圖,利用上述步驟之閘極幕罩及該隔離區 202為附加幕罩,植入η塑的雜質於該井區201的一裸露表 面部分至一第一深度,藉以形成一 Ν+型源極區域2 0 5及一Ν+ 型汲極區域206。隨之而來地’如第二G圖所示,覆蓋一内 介電層20 7在已形成的元件結構之整體表面上’其中内介 電層2 0 7之形成至少可採用化學機械研磨法。 引用第二Η圖,圖案蝕刻上述之内介電層207以形成一 對接觸窗2 0 8貫穿該.内介電層’其裸露出源極區域2 0 5及汲 極區域2 0 6的一部分表面。之後’如第二I圊所示,採用栓 塞法植入η型雜質之離子經由該對接觸窗208至源極區域 205中至一第二深度209及至汲極區域206中至一第二深度 2 1 0。上述源極/汲極區域之第二深度較該第一深度深,且 兩個不同深度之濃度約相同,而濃度上出現深淺之差異是 容許的。最後,回火已產生之結構。 第二Α圖至第三Ε圖敘述本發明另一較偏好的實施例之 流程的截面圖’其包含與上述實施例非常相似的一製造金 屬氧化半導體元件的方法。這些圖僅顯示整個製程之主要 的步驟。 首先,如第三A圖所示,採用與上述實施例相同之程序
第12頁 五、發明 i^(10) 40930¾ ' ' 形成一半導體結構,其至少包含一底材3〇〇,〆井區301, 及隔離區3 0 2。唯一不同處係本實施例擁有四個隔離區, 隔離區與隔離區之間的距離約相等。 其次,如第三B圖所示,利用汲極幕罩及該隔離區302 為附加幕罩,植入η型雜質於該井區301的一裸露表面部分 及在兩個中央隔離區的中間至一第一深度,藉以形成一Ν+ 型汲極區域3 0 3。採用類似的程序形成一斜ρ+塑電極區域 3 04。隨之而來地,如第三c圖所示,採用與第二G圖相同 的製程覆蓋一内介電層305在已形成的元件結構之整體表 ¢) 面上。 引用第三D圖,圖案蝕刻上述之内介電層305以形成三 個接觸窗306和307貫穿該内介電層,其裸露出該汲極區域 303及該對電極區域304的一部分表面。之後,如第三e圖 所示’採用栓塞法植入η型雜質之離子經由接觸窗3 0 6至該 汲極區域303中至一第二深度308。上述汲極區域之第二深 度較該第一深度深,且兩個不同深度之濃度約相同,而渡 度上出現深淺之差異是容許的。最後,回火已產生之結構 總之’雖然本發明至少有兩個以上不同元件結構之實 施例,其元件的製造方法才是本發明所要強調的。一種形 成金屬氧化半導體元件的方法,其能提高靜電放電能力,
第13頁 五、發明說明(li) 4u y 3 92 且不會影響元件的貫穿能力 直雙載子連接電晶體之增益 貝1卜 再者,本發明能提高寄生垂 亦能改進擴散重疊接觸之規 以上所述僅為本發明之較佳實施例而已,並非用以限 定本發明之申請專利範圍;凡其它未脫離本發明所揭示之 精神下所完成之等效改變或修飾,均應包含在下述之申請 專利範圍内。
第14頁
Claims (1)
- iw· 種开/ 成具有靜電放電(e I ectrostat i c di scharge) 護=兀件的方法,該方法至少包含: 提供一具有一第一導通型的底材,且其中已形成一具 有一第—導通型的井區,· 形成一隔離區(is〇lati〇n regi〇n)在該底材與該井區 之連接處的上方;形成一閘氧化層在該井區的裸露表面之上; 覆蓋一多晶矽層在已產生的結構之全部裸露表面的上 方; 形成一閘極電極; 植入具有該第一導通型的離子於該井區的一裸露表面 部分至一第一深度,藉以形成一 N+型電極; 覆蓋一内介電層(;1111;^1#6]:(1“16(^1^〇在已形成 的元件結構之整體表面上; 形成一接觸窗貫穿該内介電層; 植入具有該第一導通型的離子於該N+型電極中至一第 二深度,其深度較該第一深度深;及 回火已產生之結構。 其中上述之底材至少包y 2.如申請專利範圍第1項之方法 含矽β 3.如申請專利範圍第2項之方法,其中上述之石夕底 一導通型係為下列之一 :n型導通型,p型導通型❶ 的第第15頁六、 申請專3W3W 範圍第1項之方法’其中上述之井區的第二 t係相反於該第一導通型。 5為!專利範圍第1項之方法’其中上述之隔離區可能 圩氧化(f 1 eld oxide)結構,其至少包含氧化矽。 6成利範圍第5項之方法,其中上述之氧化矽的形 溝^ w下列之一的方法:區域性氧化矽法(L0C0S),渠 得 ^ 離法(trench isolation)。 7形圍第1項之方法,其中上述之閘氧化層的 ’、木用熱氧化(thermal oxidation)製程。 游11明專利範圍第1項之方法,其中上述之閘極電極的 至少包含形成一光阻層圖案於該多晶矽層之上, 及使用5亥光阻層為一幕罩的情況下選擇性地移除該多晶矽 層的一部分。 1如中f專利範圍第1項之方法,其中上述之内介電層之 办成至_^~1採用化學機械研磨(chenlicai mechanical polishing) 〇 1 0 ·如中請專利範圍第1項之方法,其中上述之内介電層至第16頁 -- 六、申請專利範圍 少包含氧化矽。 11 . 一種製造一具有靜電放電防護之電晶體的方法,該方 法至少包含: 提供一具有一第一導通型的底材,且其中已形成一具 有一第二導通型的井區,該第二導通型係相反於該第一導 通型; 形成一場氧化(f i e 1 d ο X i d e )結構在該底材與該井區 之連接處的上方,其一部分埋藏於該底材及該井區中而另 一部分延伸至該底材及該井區之表面上; 、 形成一閘氧化層在該井區的裸露表面之上; 覆蓋一多晶矽層在已產生該閘氧化層之結構之全部裸 露表面的上方; 選擇性地移除該多晶矽層及該閘氧化層的一部分,藉 以形成一閘極電極; 植入具有該第一導通型的離子於該井區的一裸露表面 部分至一第一深度,藉以形成一 N+型源極/汲極區域; 覆蓋一内介電層在已形成的元件結構之整體表面上; 形成一接觸窗貫穿該内介電層,其裸露出該源極/汲, 極區域的一部分; 採用栓塞法植入具有該第一導通型的離子於該源極/ 汲極區域中至一第二深度,其深度較該第一深度深;及 回火已產生之結構。第17頁 ”、申請專 i〇MWS —----— 12 . ^ ^ 包含;J請專利範園第11項之方法,其令上述之底材至少 13 * j, ^ 的 第 結第一旗°甲請專利範圍第12項之方法’其中上述之矽底材 導通型係為]1型導通型。 _4 如申請專利範園第1丨項之方法,其中上述之井 〜導通型係為P型導通型。 的 15 . κ . ^ 〇曱清專利範圍第1 ^項之方法,其中上述之場氧化 至少包含氧化矽。 1 δ 艰士如申請專利範圍第11項之方法,其中上述之氧化矽的 係採用區域性氧化矽法(LOCOS )。 17 如申請專利範圍第11項之方法,其中上述之閘氧化層 的形成係採用熱氧化製程。 1 8 ,如申請專利範圍第11項之方法,其中上述之閘極電極 的^/成步驟至少包含形成一光.阻層圖案於遠多晶石夕層之上 ,及使用該光阻層為一幕罩的情況下選擇性地移除該多晶 矽層的一部分。 19 .如申請專利範園第11項之方法,其中上述之内介電層六、申請專利範圍 之形成至少可採用化學機械研磨。 2 0 .如申請專利範圍第11項之方法,其中上述之内介電層 至少包含氧化矽。 21 軎 — —* 種形成一金屬氧化半導體元件的方法,該方法至少 包含: 提供一 有一第二導 通型; 形成兩 該井區之連 植入具 部分及該兩 〉及極區域,_ 植入具 表面部分, 覆蓋一 形成一 具有一第一導通型的底材,且其中已形成一具 通型的井區,該第二導通型係相反於該第一導 個隔離區在該井區之上及一隔離區在該底材與 接處的上方, 的一裸露表面 以形成一 N+型 有該第一導通型的離子於該井區 個隔離區之間至一第一深度,藉 有該第二導通型的離子於該井區之剩餘的裸露 藉以形成一 P+型電極區域; 整體表面上; 出該汲極區域 内介電層在已形成的元件結構之 接觸窗貫穿該内介電層,其裸露 及該電極區域的一部分; 子於該汲極區 :及 採用栓塞法植入具有該第一導通型的離 域中至一第二深度,其深度較該第一深度深 回火已產生之結構。第19頁 六、申請專利範圍. 309392 2 2 .如申請專利範園第21項之方法,其中上述之底材至少 包含梦。 23 ·如申請專利範圍第22項之方法,其中上述之矽底材的 第一導通型係為η型導通型。 24 ·如申請專利範圍第21項之方法,其t上述之井區的第 二導通型係為P型導通型。 . 25 .如申請專利範圍第2 1項之方法,其中上述之隔離區可 能為一場氧化結構,其至少包含氧化矽。 2 6 ·如申請專利範圍第21項之方法,其中上述之氧化矽的 形成係採用下列方法之一:區域性氧化矽法,渠溝隔離法 27 ·如申請專利範圍第2 1項之方法,其中上述之内介電層 之形成至少可採用化學機械研磨。 2 8 ·如申請專利範圍第21項之方法,其中上述之内介電層 至少包含氧化矽。第20頁
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