TW317651B - Method of preventing wafer edge region from generating peeling phenomena - Google Patents

Method of preventing wafer edge region from generating peeling phenomena Download PDF

Info

Publication number
TW317651B
TW317651B TW085115719A TW85115719A TW317651B TW 317651 B TW317651 B TW 317651B TW 085115719 A TW085115719 A TW 085115719A TW 85115719 A TW85115719 A TW 85115719A TW 317651 B TW317651 B TW 317651B
Authority
TW
Taiwan
Prior art keywords
dielectric layer
layer
wafer
edge
patent application
Prior art date
Application number
TW085115719A
Other languages
English (en)
Inventor
Jeng-Shiun Tsay
Yeu-Pyng Hwang
Maw-Song Tzeng
Yuan-Long Lin
Original Assignee
Mos Electronics Taiwan Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mos Electronics Taiwan Inc filed Critical Mos Electronics Taiwan Inc
Priority to TW085115719A priority Critical patent/TW317651B/zh
Priority to US08/895,430 priority patent/US5930593A/en
Application granted granted Critical
Publication of TW317651B publication Critical patent/TW317651B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/564Details not otherwise provided for, e.g. protection against moisture
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

^17651 A7 B7 五、發明説明( 經濟部中央標準局貝工消费合作社印製 本案係關於一種防止剝離(peeling)現象之方法,尤 指一種防止於晶圃(wafer)之邊緣(edge)區域產生剝離 現象之方法。 於半導體製程中,通常係於晶圓(wafer)中央方形部 位,藉由遂行一、兩百道製程步驟後而於其中形成一元件 (dev ice)區域,例如,形成包括有數千或數百個MOS結構 等等;至於晶圓之邊緣(edge)區域,則爲一三不管地帶, 故一旦遂行完成該一、兩百道製程步驟後,顯將使製程過 程中所使用過之部份製程材料殘留於晶圓之邊緣區域處。 一般而言,殘留於晶圓邊緣區域中之製程材料皆不致 影響到元件區域中之各元件性能,惟,如發生將具不同熱 膨脹係數(thermal expansion coefficience)之製 程材料放置於一起時,則將有可能產生所謂剝離 (pee 1 ing)現象。 申言之,爲進一步陳述習知半導體製程之缺失,現茲 以形成接觸插栓之半導體製程爲例,說明位於介電層(例 如,爲一氧化物層)上方之複晶層,於受到髙溫產生熱膨脹 後連同位於複晶層上方之鈦(Ti)材料層一起剝離,進而導 致製程污染之缺失: 蓋於形成接觸插栓之半導體製程中,倘如於晶圓 邊緣區域中殘留有介電層與複晶矽層(其中,該殘留之複晶 矽層係位於該殘留之介電層上方),則一旦於該殘留之複晶 矽層上方再行覆蓋一層作爲黏著層(glue layer)使用之 鈦(Ti)金屬薄膜,之後,並遂行一快速加熱氮化(rap id 請 先 閱 之 注 意 事 項
訂 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) 产 Λ,j A7 -ί- ί 〇〇1 Β7 五、發明説明(2 ) thermal nitridation,RTN)之髙溫處理程序,俾祈 於該鈦金屬薄膜上方形成一氮化鈦(TiN)金屣薄膜時,該 鈦金屬薄膜將會與該殘留之複晶矽層自然反應形成一二矽 化鈦(TiSi 2)層,由於該二矽化鈦層與位於其下方之該殘 留之介電層此兩者間具有極大不同之熱膨脹係數之故,是 以,該二矽化鈦層顯將受到熱膨脹因素之影響而剝離該殘 留之介電層,形成半導體製程中極爲困擾之污染源;當 然,位於該二矽化鈦層上方之該鈦金屬薄膜亦係將連同該 二矽化鈦層一倂剝離該殘留之介電層而污染晶圓。 至於之所以於晶圓邊緣區域處會殘留有複晶矽層 的原因,蓋通常係因於遂行蝕刻該複晶矽層時,使用了具 有夾子(clamp)之蝕刻機(etcher)緣故,故如此一來, 經該夾子所遮罩住之複晶矽層(寬度通常約爲2 nfm)即無法 予以蝕刻掉,以致殘留有部份複晶矽層於晶圓邊緣區域 中。 經濟部中央標準局貝工消費合作社印製 當然,於習知形成接觸插栓之半導體製程中,爲 徹底解決晶圓邊緣區域中介電層上方所殘留之複晶矽層, 使用無夾子(clampless)之餓刻機(etcher)顯爲一斧底 抽薪之計,然而於實際工廠運轉之製程佈局中,鑑於成本 考量,實不可能允許將爲數眾多具有夾子(clamp)之蝕刻 機台皆予以替換成無夾子(clampless)之蝕刻機台;又, 倘若退而求其次地欲藉由重新調整、安排蝕刻機台*以防 止於介電層上方殘留複晶矽層,則即使可以針對某一類製 程而調整設計出不致於介電層上方產生殘留複晶矽層之蝕 3 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 317651 A7 _ B7__ 五、發明説明(3 ) 刻機台配置方式,然基於今日製程步驟之複雜性與不斷更 新之變化性,顯然地,仍無法完全避免於介電層上方出現 殘留有複晶矽層之情事,職是之故,習知半導體製程實無 法於低成本之前提考量下防止於晶圓邊緣區域處殘留導電 層,進而避免於遂行髙溫處理程序後產生剝離(peeling) 現象。 本案之主要目的,即在於提供一種隔離遮罩位於晶圓 邊緣區域處所殘留之製程材料之方法,俾以於遂行髙溫處 理程序時,可防止具不同熱膨脹係數之製程材料間於晶圓 邊緣區域處產生剝離現象。 本案之另一目的,即在於提供一種去除位於晶圓邊緣 區域處所殘留之製程材料之方法,俾以於遂行髙溫處理程 序時,可防止具不同熱膨脹係數之製程材料間於晶圓邊緣 區域處產生剝離現象。 經濟部中央標準局貝工消费合作社印製 本案係關於一種防止於晶圓(wafer)之邊緣(edge) 區域產生剝離現象之方法,其係應用於具一第一介電層、 一第一導電層與一第一元件區域之矽基板上方,其中,該 第一導電層係分佈於該第一介電層上方,且該第一元件區 域係分佈於該第一導電層上方並曝露出該邊緣區域,該方 法之製程步驟係可包括:a)形成一第二介電層於該第一元 件區域與該邊緣區域中之第一導電層上方;b)形成一光阻 層於該第二介電層上方;c)遂行一光學微影與蝕刻步驟, 並蝕刻該第一元件區域上方之第二介電層;其中,於蝕刻 該第一元件區域上方之第二介電層前,保留位於該邊緣區 no 17 〇 οχ Α7 Β7 五、發明説明(4 ) 請 閱 一 讀 背 之 注 意 事 項 再- 域中之光阻層與第二介電層;d)去除該第一元件區域上方 與該邊緣區域中之殘餘光阻層;以及e)形成一金靥薄膜於 該邊緣區域中之第二介電層上方與該第一元件區域中· 依搛上述槪念’其中該第一介電層係可爲一二氧化矽 (Si〇2)層、一磷矽玻璃(PSG)層、一硼磷矽玻璃(BPSG) 層、一熱氧化物(thermal oxide)層或一非摻雜矽玻璃 (non-doped silicate glass,NSG)層。 依據上述槪念,其中該第一導電層係可爲一複晶矽 (polysilicon)層。 依據上述槪念,其中該第一元件區域係爲一可供形成 一接觸插栓(contact plug)之元件區域。
1T 依據上述槪念,其中該第一元件區域中係可至少包括 一第三介電層與一第二導電層,其中,該第三介電層係分 佈於該第一導電層之部分區域上方,且該第二導電層係分 佈於該第三介電層上方,以使該第二導電層位於該第三介 電層與該第二介電層之間。 經濟部中央標準局負工消費合作社印装 依據上述槪念,其中該第三介電層係可爲一二氧化矽 (Si〇2)層、一磷矽玻璃(PSG)層、一硼磷矽玻璃(BPSG) 層、一熱氧化物(thermal oxide)層或一非摻雜矽玻璃 (non-doped silicate glass - NSG)M 0 依據上述槪念,其中該第二導電層係可爲一複晶矽 (polysilicon)層 〇 依據上述槪念,其中於該步驟(a )中之該第二介電層 係可爲一硼磷矽玻璃(BPSG)層。 本紙張尺度適用中國國家梯準(CNS > A4規格(210X297公釐) __B7 五、發明説明(5 ) 依據上述槪念,其中於該步驟(a )中形成該第二介電 層之方法係可爲一化學氣相沈積法(chemical vapor depos i t i on,CVD) 〇 依據上述槪念,其中於該步驟(C )中蝕刻該第一元件 E域上方之第一介電層之方法係可爲一乾式蝕刻法(dry etching) β 依據上述槪念,其中於該步驟(c )中蝕刻該第一元件 區域上方之第二介電層時,係可於該第一元件區域中蝕刻 形成出一接觸 IS ( c ο n t a c t h ο 1 e )。 依據上述槪念,其中於該步驟(e)中之該金屬薄膜係 可形成於該接觸區中。 依據上述槪念,其中於該步驟(e)中之該金屬薄膜係 可爲一鈦(Ti )金靥薄膜。 依據上述槪念,其中於該步驟(e )中形成該鈦金靥薄 膜之方法係可爲一磁控直流濺鍍法(magnetron DC sputtering)- 依搛上述槪念,其中於該步驟(e )之後更可包括步 驟:f 1 )遂行一快速加熱氮化(rapid thermal nitridation,RTN)程序,以於該鈦金靥薄膜上方形成 —氮化鈦(TiN)金靥薄膜。 依據上述槪念,其中於該步驟(e )之後更可包括步 驟:f 2 )遂行一反應性濺鍍法(reactive sputtering deposition),以於該鈦金靥薄膜上方形 成一氮化鈦(TiN)金屬薄膜。 6 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 五、發明説明(6 ) A7 B7 依據上述槪念,其中於該步驟(e )之後更可包括步 驊:g)形成一接觸插栓(contact plug)於該接觸區 中》 依據上述槪念,其中於該步驟(g)中之該接觸插栓係 可爲一鎢插栓(tungsten plug)。 依據上述槪念,其中於該步驟(g)中形成該錫插栓之 方法係可爲一毯覆性鎢沈積法(blanket tungsten deposition) 〇 依據上述槪念,其中於該步驟(g)中形成該鎢插栓之 方法係可爲一選擇性鶴沈積法(selective tungsten deposition) ° 依據上述槪念,其中於該第一介電層與該矽基板之間 更可包括一第二元件區域。 依據上述槪念,其中該第二元件區域係可至少包括一 第四介電層、一第三以及一第四導電層,其中,該第三導 請 先 閲 讀 背 之 注 意 事 項
会 訂 經濟部中央標準局員工消費合作社印装 電層係分佈於該矽基板上方,而該第四介電層係分佈於該 第三導電層上方,且該第四導電層係分佈於該第四介電層 上方,以使該第四導電層位於該第一介電層與該第四介電 層之間。 依據上述槪念,其中該第四介電層係可爲一二氧化矽 (Si02)層、一磷矽玻璃(PSG)層、一硼磷矽玻璃(BPSG) 層、一熱氧化物(thermal oxide)層或一非接雜砂玻璃 (non-doped silicate glass,NSG)層 * 7 本紙張尺度適用中國國家標準(CNS ) A4規格(210'〆297公釐) 317651 A7 B7 五、發明説明(7) 依據上述槪念,其中該第三與該第四導電層係皆可爲 一複晶政(P〇lysilicon)層。 較佳者,本案之另一較佳實施例,係關於一種防止於 晶圓(wafer)之邊緣(edge)區域產生剝離現象之方法, 其係應用於具一第一介電層、一第一導電層與一第一元件 區域之矽基板上方,其中,該第一導電層係分佈於該第一 介電層上方,且該第一元件區域係分佈於該第一導電層上 方並曝露出該邊緣區域,該方法之製程步驟係可包括:a) 形成一第二介電層於該第一元件區域與該邊緣區域中之第 —導電層上方;b)形成一光阻層於該第二介電層上方;c) 遂行一洗邊程序,以去除位於該邊緣區域中第二介電層上 方之部份光阻層;d)遂行一光學微影與蝕刻步驟,並蝕刻 該第一元件區域上方之第二介電層;其中,於蝕刻該第二 介電層時,係利用一具夾子(clamp)之蝕刻機 (etcher),以保留該邊緣區域中之第二介電層;以及e) 形成一金靥薄膜於該邊緣區域中之第二介電層上方與該第 一元件區域中》 經濟部中央標準局貝工消費合作社印製 較佳者,本案之又一較佳實施例,係關於一種防止於 晶圓(wafer)之邊緣(edge)區域產生剝離現象之方法, 其係應用於具一第一介電層、一第一導電層與一第一元件 區域之矽基板上方,其中,該第一導電層係分佈於該第一 介電層上方,且該第一元件區域係分佈於該第一導電層上 方並曝露出該邊緣區域,該方法之製程步驟係可包括:a) 形成一第二介電層於該第一元件區域與該邊緣區域中之第 ____ 8 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) U51 A7 B7 五、發明説明(8 ) —導電層上方;b)形成一光阻層於該第二介電層上方;C) 遂行一洗邊程序,以去除位於該邊緣區域中第二介電層上 方之部份光阻層;d)遂行一光學微影與蝕刻步驟,並蝕刻 該第二介電層;e)遂行一蝕刻程序,以同時去除殘留於該 第二介電層上方之另一部份光阻層與該邊緣區域中之第一 導電層;以及f)形成一金屬薄膜於該邊緣區域中之第一介 電層上方與該第一元件區域中。 依據上述槪念,其中於該步驟(e)中之該蝕刻程序係 可爲一乾式蝕刻法(dry etching) » 依據上述槪念,其中該乾式蝕刻法係可爲一含有重氧 (〇3)之電漿(plasma)蝕刻法。 較佳者,本案之再一較佳實施例,係關於一種防止於 晶圓(wafer)之邊緣(edge)區域產生剝離現象之方法, 其係應用於具一第一介電層、一第一導電層與一第一元件 區域之矽基板上方,其中,該第一導電層係分佈於該第一 介電層上方,且該第一元件區域係分佈於該第一導電層上 方並曝露出該邊緣區域,該方法之製程步驟係可包括:a) 遂行一蝕刻程序,以去除該邊緣區域中之第一導電層;b) 形成一第二介電層於該邊緣區域中之第一介電層與該第一 元件區域上方;c)形成一光阻層於該第二介電層上方;d) 遂行一洗邊程序,以去除位於該邊緣區域中第二介電層上 方之部份光阻層;e )遂行一光學微影與蝕刻步驟,並蝕刻 該第二介電層;以及f)形成一金屬薄膜於該邊緣區域中之 第一介電層上方與該第一元件區域中。 本紙張尺度適用中國國家揉準(CNS ) A4規格(210X297公釐) 請 先 閲 背 項
訂 經濟部中央標準局員工消费合作社印裝 50 '17651 A7 B7 五、發明説明(9 ) 依據上述槪念,其中於該步驟(a )中之該蝕刻程序係 可爲一乾式触刻法(dry etching)。 本案得藉由下列圖式及詳細說明,俾得一更深入之了 解: 第一圖(a)〜(f):其係本案以形成接觸插栓之半導 體製程爲例所示之一第一較佳實施例之流程示意圖; 第二圖(a)〜(f):其係本案以形成接觸插栓之半導 體製程爲例所示之一第二較佳實施例之流程示意圖; 第三圖(a )〜(g):其係本案以形成接觸插栓之半導 體製程爲例所示之一第三較佳實施例之流程示意圖: 第四圖(a )〜(g):其係本案以形成接觸插栓之半導 體製程爲例所示之一第四較佳實施例之流程示意圖。 請參閱第一圖(a)〜(f),其係本案以形成接觸插栓 之半導體製程爲例所示之一第一較佳實施例之流程示意 圖,於其中: 圖一(a)係可包括下列步驟: 於一晶圓(wafer)之矽基板S上方,以一化學氣 相沈積法(chemical vapor deposition,CVD)之方式, 依序形成一第一導電層IP、一第一介電層10、一第二導電 層2P、一第二介電層20、一第三導電層3P、一第三介電層 30以及一第四導電層4P;其中,該第一、第二、第三介電 層10、20、30係皆可分別爲一二氧化矽(Si02)層、一磷 矽玻璃(PSG)層、一硼磷矽玻璃(BPSG)層、一熱氧化物 (thermal oxid.e)層或一非接雜政玻璃(non-doped 10 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) 請 先 閱 之 注 項
訂 經濟部中央標準局員工消費合作社印製 οιiool A7 B7 五、發明説明(1〇 ) s i 1 i c a t e g 1 a s s,N S G )層;而該第一、第二、第三、 第四導電層IP、2P、3P、4P係皆可爲一複晶矽 (polysilicon)層。 又,標示D者係爲該晶圓之矽基板S上方靥於 元件(device)區域之部份,例如,可供於其中形成一接 觸插栓(contact plug);而標示E者則係爲該晶圓之砂 基板S上方屬於邊緣(edge)區域部份,當然,其即爲本案 欲防止具不同熱膨脹係數(t h e r m a 1 e X p a n s i ο η coefficience)之製程材料間可能於該邊緣區域E處發生 剝離(peeling)現象之蓝域。 圖一(b )係可包括下列步驟: 以一化學氣相沈積法,於該元件區域D中之該第四 導電層4P與該邊緣區域E中之該第三導電層3P上方形成一 第四介電層40 ;其中,該第四介電層40係可爲一二氧化矽 (Si02)層、一磷矽玻璃(PSG)層、一硼磷矽玻璃(BPSG) 層、一熱氧化物(thermal oxide)層或一非接雜砂玻璃 (non-doped silicate glass,NSG)層。 圖一(c )係可包括下列步驟: 形成一光阻層R於該第四介電層40上方。 經濟部中央標準局貝工消費合作社印製 圖一(d )係可包括下列步驟: 遂行一光學微影與蝕刻步驟,並蝕刻該元件區域D 中之該第四介電層40 ;其中,藉由不遂行一洗邊程序,以 刻意保留位於該邊緣區域E中之該光阻層R,俾於遂行蝕刻 該元件區域D中之該第四介電層40,以形成一接觸區 11 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 五、發明説明(11 ) A7 B7 經濟部中央標準局貝工消費合作社印製 (contact hole)C時,可使位於該邊緣區域E中該光阻層 R下方之該第四介電層40保留下來。 當然,其中蝕刻該元件區域D中之該第四介電 層40以形成出該接觸區C之方法,係可爲一乾式蝕刻法 (dry etching)0 圖一(e )係可包括下列步驟: 去除該邊緣區域E與該元件區域D中之該第四介電 層40上方之殘餘光阻層R ; 以一磁控直流濺鍍法(magnetron DC sputtering),形成一金屬薄膜Μ於該邊緣區域E與該元 件區域D中之該第四介電層40上方;以及 以一毯覆性鎢沈積法(blanket tungsten deposition),形成一鎢金屬薄膜ff於該金屬薄膜Μ上 方。 其中,該金靥薄膜Μ係可爲一鈦(Ti)金屬薄 膜,抑或爲一鈦/氮化鈦(Ti/TiN)金靥薄膜;當然,形 成該氮化鈦金屬薄膜之方式係可於形成該鈦金靥薄膜後, 復再行遂行一快速加熱氮化(rapid thermal nitridation,RTN)程序,以於該鈦金靥薄膜上方形成 該氮化鈦金靥薄膜,或遂行一反應性濺鍍法(reactive sputtering deposition),以於該鈦金屬薄膜上方形 成該氮化鈦金靥薄膜。 本案第一較佳實施例與習知技術之差異所 在’即係本案第一較隹實施例可藉由前述圖一(d)中保留 12 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) 請 先 閲 讀 背 之 注 意 事 項 再> 会 裝 訂 A7 B7 317651 五、發明説明(12 位於該邊緣區域E中之該第四介電層40其所可提供之一隔離 作用,而將該金靥薄膜Μ與位於該邊緣區域E中之該第三導 電層3Ρ隔離分開,是以,縱使於該金屬薄膜Μ上方遂行該快 速加熱氮化程序或該反應性濺鍍法此等髙溫處理步驟,則 顯將可完全避免使該金屬薄膜Μ與位於該邊緣區域Ε中之該 第三導電層3Ρ直接接觸並反應產生二矽化鈦(TiSi2);申 言之,本案第一較佳實施例即係可於該邊緣區域E中,使分 別具有不同熱膨脹係數(thermal expansion coefficience)之二矽化鈦(TiSi2)與位於其下方之介 電材料(例如,該第二介電層20等)間跟本不會有相接觸之 機會,亦即,於該邊緣區域E中將不再有所謂剝離現象產 生。 圖一(f )係可包括下列步驟: 遂行一回蝕刻(etchback)程序,以形成一接觸 插栓(contact plug)於該接觸區C中;其中,該接觸插 栓係爲一鶴插栓(tungsten plug)。 再請參閱第二圖(a)〜(f ),其係本案以形成接觸插 栓之半導體製程爲例所示之一第二較佳實施例之流程示意 圖;於其中,由於圖二(a)、(b)所示之流程步驟係分別 等同於圖一(a)、(b)者,在此即不再予以贅述。 圖二(c )係可包括下列步驟: 形成一光阻層R於該第四介電層40上方;以及 遂行一洗邊程序,以去除位於該邊緣區域E中該第 四介電層40上方之該光阻層R » 13 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) 請 先 閱 讀 背 之 注 意 事 項 寫 本 頁 經濟部中央標準局員工消費合作社印装 經濟部中央標準局貝工消費合作社印裝 〇176〇1 A7 _B7____ 五、發明説明(13 ) 圖二(d )係可包括下列步驟: 遂行一光學微影與蝕刻步驟,並利用一具夾子 (clamp)之触刻機(etcher),餓刻該元件區域D中之該第 四介電層40 ;其中,使用該具夾子之蝕刻機之目的即係爲 刻意保留位於該邊緣區域E中之該第四介電層40。 當然,其中蝕刻該元件區域D中之該第四介電 層40以形成出一接觸區(contact hole)C之方法,係可 爲一乾式飩刻法(dry etching)。 圖二(e )係可包括下列步驟: 以一磁控直流猫鍍法(magnetron DC sputtering),形成一金屬薄膜Μ於該邊緣區域E與該元 件區域D中之該第四介電層40上方;以及 以一毯覆性鶴沈積法(blanket tungsten deposition),形成一鎢金屬薄膜W於該金屬薄膜Μ上 方。 本案第二較佳實施例與習知技術之差異所 在,即係本案第二較佳實施例可藉由前述圖二(d)中保留 位於該邊緣區域E中之該第四介電層40其所提供之一隔離作 用,而將該金屬薄膜Μ與位於該邊緣區域E中之該第三導電 層3Ρ予以隔離分開,是以,縱使於該金屬薄膜Μ上方遂行如 圖一(d)中所述之該快速加熱氮化程序或該反應性濺鍍法 此等髙溫處理步驟,則顯將可完全避免使該金牖薄膜Μ與位 於該邊緣區域Ε中之該第三導電層3Ρ直接接觸並反應產生二 矽化鈦:申言之,本案第二較佳實施例亦係可於該邊緣區 14 本紙張尺度適用中國國家標準(CNS ) Α4規格(21〇X297公釐) (請先閲讀背面之注意事項务填寫本頁) -裝. 訂 A7 B7 五、發明説明(14 ) 請 先 閲 讀 背 之 注 意 事 項 再, 填 I裝 頁 域E中,使分別具有不同熱膨脹係數之二矽化鈦與位於其下 方之介電材料(例如,該第二介電層20等)間跟本不會有相 接觸之機會,亦即,於該邊緣區域E中將不再有所謂剝離現 象產生· . 圖二(f)係可包括下列步驟: 遂行一回蝕刻(etchback)程序,以形成一接觸 插栓(contact plug)於該接觸區C中;其中,該接觸插 栓係爲一鶴插栓(tungsten plug)。 訂 再請參閱第三圖(a)〜(g),其係本案以形成接觸插 栓之半導體製程爲例所示之一第三較佳實施例之流程示意 圖;於其中,由於圖三(a)〜(c)所示之流程步驟係分別 等同於圖二(a)〜(c)者,在此即不再予以赘述。 圖三(d )係可包括下列步驟: 遂行一光學微影與蝕刻步驟,並利用一不具夾子 (clampless)之蝕刻機(etcher),蝕刻該元件區域D與 該邊緣區域E中之該第四介電層40。 當然,其中蝕刻該元件區域D中之該第四介電 層40以形成出一接觸區(contact hole)C之方法,係可 爲一乾式餓刻法(dry etching)。 經濟部中央標準局貝工消費合作社印策 圓三(e )係可$括下列步驟: 以一含有氧(〇3)之電獎(plasma)触刻法遂行 一乾式蝕刻程序,以同時去除殘留於該第四介電層40上方 之該光阻層R與該邊緣區域中之該第三導電層3P。 圖三(f )係可包括下列步驟: 15 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) A7 317651 _____B7_ 五、發明説明(15 ) 以一磁控直流猫鍍法(magnetron DC sputtering),形成一金靥薄膜Μ於該邊緣區域E中之該 第二介電層20上方與該元件區域D中;以及 以一毯覆性鶴沈積法(blanket tungsten deposition),形成一鎢金屬薄膜W於該金屬薄膜Μ上 方。 本案之第三較佳實施例與習知技術之差異所 在,即係本案第三較佳實施例係可藉由以前述圖三(e)中 之一含有重氧(03)之電漿(plasma)蝕刻法,先行去除掉 位於該邊緣區域中該第二介電層20上方之部份該第三導電 層3P,如此一來,於遂行如圖一(d)中所述之該快速加熱 氮化程序或該反應性濺鍍法此等髙溫處理步驟時,則顯將 可完全避免使該金靥薄膜Μ與位於該邊緣區域E中之該第三 導電層3 Ρ有直接相接觸並反應產生二矽化鈦之機會,亦 即,於該邊緣區域Ε中將不再有所謂剝離現象產生。 圖三(g )係可包括下列步驟: 遂行一回蝕刻(etchback)程序,以形成一接觸 插栓(contact plug)於該接觸區C中;其中,該接觸插 栓係爲一鶴插检(tungsten plug)。 最後,再請參閱第四圖(a )〜(g ),其係本案以形成 接觸插栓之半導體製程爲例所示之一第四較佳實施例之流 程示意圖;於其中,由於圖四(a )所示之流程步驟係等同 於圖一(a )所示者,在此即不再予以贅述。 圖四(b )係可包括下列步驟: _ 16 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X297公釐) (請先閲讀背面之注意事項各填寫本頁) -裝· 、^ 經濟部中央標準局員工消費合作社印製 經濟部中央標準局員工消費合作社印裝 Α7 Β7 五、發明説明(16 ) 於該元件區域D中之該第四導電層4P與該邊緣區域 E中之該第三導電層3 P上方形成一光阻層; 遂行一洗邊程序,以去除位於該邊緣區域E中該第 三導電層3P上方之該光阻層;以及 以一乾式蝕刻法(dry etching),遂行一蝕刻 程序,以去除該邊緣區域E中之該第三導電層3P。 圖四(c )係可包括下列步驟: 以一化學氣相沈積法,於該元件區域D中之該第四 導電層4P與該邊緣區域E中之該第二導電層20上方形成一 第四介電層40。 圖四(d)係可包括下列步驟: 形成一光阻層R於該第四介電層40上方;以及 遂行一洗邊程序,以去除位於該邊緣區域E中該第 四介電層40上方之該光阻層R。 圖四(e )係可包括下列步驟: 遂行一光學微影與蝕刻步驟,並利用一不具夾子 (clampless)之蝕刻機(etcher),蝕刻該元件區域D與 該邊緣區域E中之該第四介電層40。 當然,其中蝕刻該元件區域D中之該第四介電 層40以形成出一接觸區(contact hole)C之方法,係可 爲一乾式餓刻法(dry etching)。 圖四(f )係可包括下列步驟: 17 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) (請先閲讀背面之注意事項—填寫本頁) 裝· *?τ 317651 A7 B7 五、發明説明(17 ) (請先閲讀背面之注意事項再填寫本頁) 以一磁控直流猫鍍法(magnetron DC sputtering),形成一金靥薄膜Μ於該邊緣區域E中之該 第二介電層20上方與該元件區域D中;以及 以一毯覆性鎢沈積法(blanket tungsten deposition),形成一鎢金屬薄膜W於該金屬薄膜丨上 方。 本案之第四較佳實施例與習知技術之差異所 在,即係本案第四較佳實施例係可藉由以前述圖四(a)中 之該乾式蝕刻法,先行去除掉位於該邊緣區域中該第二介 電層20上方之部份該第三導電層3P,如此一來,於遂行如 圖一(d)中所述之該快速加熱氮化程序或該反應性濺鍍法 此等髙溫處理步驟時,則顯將可完全避免使該金屬薄膜Μ與 位於該邊緣區域Ε中之該第三導電層3Ρ有直接相接觸並反應 產生二矽化鈦之機會,亦即,於該邊緣區域Ε中將不再有所 謂剝離現象產生。 圖四(g )係可包括下列步驟: 遂行一回蝕刻(etchback)程序,以形成一接觸 插栓(contact plug)於該接觸區C中;其中,該接觸插 桂係爲一鶴插栓(tungsten plug)。 經濟部中央標準局員工消费合作社印製 綜上所述,藉由隔離遮罩位於晶圓邊緣區域處所殘留 之製程材料之手段,抑或先行去除位於晶圓邊緣區域處所 殘留之製程材料之方法,即可於遂行髙溫處理程序時,防 止具不同熱膨脹係數之製程材料間於晶圓邊緣區域處產生 剝離現象,避免掉製程之污染來源;另一方面,藉由本案 18 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) A7 B7 五、發明説明(18 ) 之作法,亦可免除習知技術需更動蝕刻機台之配置位置, 甚或更換蝕刻機台所可能帶來之製程困擾與增加額外成本 之缺失,故本案實爲一極具產業價値之作。 本案得由熟悉本技藝之人士任施匠思而爲諸般修飾, 然皆不脫如附申請專利範圍所欲保護者。 (請先閱讀背面之注意事項再填寫本頁) 裝'
*1T 經濟部中央標準局員工消費合作社印製 19 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)

Claims (1)

  1. A8 B8 C8 D8 六、申請專利範圍 1 ·—種防止於晶圓(wafer)之邊緣(edge)區域產生剝 離現象之方法,其係應用於具一第一介電層、一第一導電 層與一第一元件區域之矽基板上方,其中,該第一導電層 係分佈於該第一介電層上方,且該第一元件區域係分佈於 該第一導電層上方並曝露出該邊緣區域,該方法之製程步 驟係可包括: a) 形成一第二介電層於該第一元件區域與該邊緣區域 中之第一導電層上方; b) 形成一光阻層於該第二介電層上方; c )遂行一光學微影與蝕刻步驟,並蝕刻該第一元件區 域上方之第二介電層;其中,於蝕刻該第一元件區域上方 之第二介電層前,保留位於該邊緣區域中之光阻層與第二 介電層; d) 去除該第一元件區域上方與該邊緣區域中之殘餘光 阻層:以及 e) 形成一金靥薄膜於該邊緣區域中之第二介電層上方 與該第一元件區域中》 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注項再填寫本頁) 2·如申請專利範圍第1項所述之防止於晶圓之邊緣區域 產生剝離現象之方法,其中該第一介電層係可爲一二氧化 矽(Si02)層、一磷矽玻璃(PSG)層、一硼磷矽玻璃(BPSG) 層、一熱氧化物(thermal oxide)層或一非接雜砂玻璃 (non-doped silicate glass,NSG)層0 20 本紙張尺度適用中國國家梂準(CNS > A4規格(210X297公釐) A8 B8 C8 _ D8 々、申請專利範圍 3.如申請專利範圍第1項所述之防止於晶圓之邊緣區域 產生剝離現象之方法,其中該第一導電層係可爲一複晶矽 (polysilicon)層0 4·如申請專利範圍第1項所述之防止於晶圓之邊緣區域 產生剝離現象之方法,其中該第一元件區域係爲一可供形 成一接觸插检(contact plug)之元件區域。 5·如申請專利範圍第1項所述之防止於晶圓之邊緣區域 產生剝離現象之方法,其中該第一元件區域中係可至少包 括一第三介電層與一第二導電層,其中,該第三介電層係 分佈於該第一導電層之部分區域上方,且該第二導電層係 分佈於該第三介電層上方,以使該第二導電層位於該第三 介電層與該第二介電層之間。 經濟部中央標準局員工消费合作社印裝 (請先閲讀背面之注意事項再填寫本頁) 6·如申請專利範圍第5項所述之防止於晶圓之邊緣區域 產生剝離現象之方法,其中該第三介電層係可爲一二氧化 矽(Si02)層、一磷矽玻璃(PSG)層、一硼磷矽玻璃(BPSG) 層、一熱氧化物(thermal oxide)層或一非摻雜矽玻璃 (non-doped silicate glass > NSG)M 0 7·如申請專利範圍第5項所述之防止於晶圓之邊緣區域 產生剝離現象之方法,其中該第二導電層係可爲一複晶矽 (polysilicon)M 〇 8·如申請專利範圍第1項所述之防止於晶圓之邊緣區域 產生剝離現象之方法,其中於該步驟(a )中之該第二介電 層係可爲一硼磷矽玻璃(BPSG)層。 21 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) AS B8 C8 D8 317651 六、申請專利範圍 9·如申請專利範圍第1項所述之防止於晶圓之邊緣區域 產生剝離現象之方法,其中於該步驟(a )中形成該第二介 電層之方法係可爲一化學氣相沈積法(chemical vapor deposition * CVD) ° I 0 ·如申請專利範圍第1項所述之防止於晶圓之邊緣區 域產生剝離現象之方法,其中於該步驟(c )中蝕刻該第一 元件區域上方之第二介電層之方法係可爲一乾式蝕刻法 (dry etching)- II ·如申請專利範圍第1項所述之防止於晶圓之邊緣區 域產生剝離現象之方法,其中於該步驟(c )中蝕刻該第一 元件區域上方之第二介電層時,係可於該第一元件區域中 蝕刻形成出一接觸^(contact hole)。 12·如申請專利範圍第11項所述之防止於晶圓之邊緣 區域產生剝離現象之方法,其中於該步驟(e )中之該金靥 薄膜係可形成於該接觸區中。 1 3 ·如申請專利範圍第1 2項所述之防止於晶圓之邊緣 區域產生剝離現象之方法,其中於該步驟(e )中之該金靥 薄膜係可爲一鈦(Ti)金屬薄膜。 14·如申請專利範圍第13項所述之防止於晶圓之邊緣 區域產生剝離現象之方法,其中於該步驟(e )中形成該鈦 金屬薄膜之方法係可爲一磁控直流猫鍍法(magnetron DC sputtering) ® 22 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公慶) (請先閲讀背面之注意事項再填寫本頁) -裝· 訂 經濟部中央標準局員工消費合作社印裝 經濟部中央標準局員工消費合作社印製 A8 Β8 C8 D8 六、申請專利範圍 15·如申請專利範圍第13項所述之防止於晶圓之邊緣 區域產生剝離現象之方法,其中於該步驟(e)之後更可包 括步驟: f 1 )遂行一快速加熱氮化(rapid thermal nitridation,RTN)程序,以於該鈦金屬薄膜上方形成 一氮化鈦(TiN)金屬薄膜。 16·如申請專利範圍第13項所述之防止於晶圓之邊緣 區域產生剝離現象之方法,其中於該步驟(e)之後更可包 括步驟: f 2 )遂行一反應性職鑛法(reactive sputtering deposition),以於該鈦金靥薄膜上方形 成一氮化鈦(TiN)金屬薄膜。 17·如申請專利範圍第11項所述之防止於晶圓之邊緣 區域產生剝離現象之方法,其中於該步驟(e )之後更可包 括步驟: g )形成一接觸插栓(contact plug)於該接觸區 中。 18·如申請專利範圍第17項所述之防止於晶圓之邊緣 區域產生剝離現象之方法,其中於該步驟(g)中之該接觸 插栓係可爲一鎢插栓(tungsten plug)。 19·如申請專利範圍第18項所述之防止於晶圓之邊緣 區域產生剝離現象之方法,其中於該步驟(g)中形成該鎢 插栓之方法係可爲一毯覆性鎢沈積法(blanket tungsten deposition) · _ 23 本紙張尺度適财關家辟(CNS > A4祕(21GX297公釐) (請先閲讀背面之注意事項再填寫本頁) 裝- 訂 ^7651 έ88 C8 D8 六、申請專利範圍 20 ·如申請專利範圍第18項所述之防止於晶圓之邊緣 區域產生剝離現象之方法,其中於該步驟(g)中形成該鎢 插栓之方法係可爲一選擇性鎢沈積法(selective tungsten deposition) 〇 2 1 _如申請專利範圍第1項所述之防止於晶圓之邊緣區 域產生剝離現象之方法,其中於該第一介電層與該矽基板 之間更可包括一第二元件區域。 2 2 ·如申請專利範圍第2 1項所述之防止於晶圓之邊緣 區域產生剝離現象之方法,其中該第二元件區域係可至少 包括一第四介電層、一第三以及一第四導電層,其中,該 第三導電層係分佈於該矽基板上方,而該第四介電層係分 佈於該第三導電層上方,且該第四導電層係分佈於該第四 介電層上方,以使該第四導電層位於該第一介電層與該第 四介電層之間。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 2 3 ·如申請專利範圍第2 2項所述之防止於晶圓之邊緣 區域產生剝離現象之方法,其中該第四介電層係可爲一二 氧化矽(Si02)層、一磷矽玻璃(PSG)層、一硼磷矽玻璃 (BPSG)層、一熱氧化物(thermal oxide)層或一非接 雜砂玻璃(non-doped silicate glass,NSG)層。 24·如申請專利範圍第22項所述之防止於晶圓之邊緣 區域產生剝離現象之方法,其中該第三與該第四導電層係 皆可爲一複晶矽(polysilicon)層。 2 5 . —種防止於晶圓(wafer)之邊緣(edg.e)區域產生 剝離現象之方法,其係應用於具一第一介電層、一第一導 24 本紙張尺度適用中國囷家標準(CNS )八4規《格(210X297公釐) A8 B8 C8 D8 317651 夂、申請專利範圍 電層與一第一元件區域之矽基板上方,其中,該第一導電 層係分佈於該第一介電層上方,且該第一元件區域係分佈 於該第一導電層上方並曝露出該邊緣區域,該方法之製程 步驟係可包括: a )形成一第二介電層於該第一元件區域與該邊緣區域 中之第一導電層上方; b) 形成一光阻層於該第二介電層上方; c) 遂行一洗邊程序,以去除位於該邊緣區域中第二介 電層上方之部份光阻層; d) 遂行一光學微影與蝕刻步驟,並蝕刻該第一元件區 域上方之第二介電層;其中,於蝕刻該第二介電層時,係 利用一具夾子(clamp)之蝕刻機(etcher),以保留該邊 緣區域中之第二介電層;以及 e) 形成一金屬薄膜於該邊緣區域中之第二介電層上方 與該第一元件區域中。 2 6 · —種防止於晶圓(wafer)之邊緣(edge)區域產生 剝離現象之方法,其係應用於具一第一介電層、一第一導 電層與一第一元件區域之矽基板上方,其中,該第一導電 層係分佈於該第一介電層上方,且該第一元件區域係分佈 於該第一導電層上方並曝露出該邊緣區域,該方法之製程 步驟係可包括: a) 形成一第二介電層於該第一元件區域與該邊緣區域 中之第一導電層上方; b) 形成一光阻層於該第二介電層上方; 25 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐} (請先閲讀背面之注意事項再填寫本頁) -裝· 、*τ 經濟部中央標準局員工消费合作社印装
    C8 D8 六、申請專利範圍 C )遂行一洗邊程序,以去除位於該邊緣區域中第二介 電層上方之部份光阻層; d)遂行一光學微影與蝕刻步驟,並蝕刻該第二介電 層; e )遂行一蝕刻程序,以同時去除殘留於該第二介電層 上方之另一部份光阻層與該邊緣區域中之第一導電層;以 及 f)形成一金屬薄膜於該邊緣區域中之第一介電層上方 與該第一元件區域中。 27·如申請專利範圍第26項所述之防止於晶圓之邊緣 區域產生剝離現象之方法,其中於該步驟(e)中之該蝕刻 程序係可爲一乾式蝕刻法(dry etching) » 28·如申請專利範圍第27項所述之防止於晶圓之邊緣 區域產生剝離現象之方法,其中該乾式蝕刻法係可爲一含 有重氧(〇3)之電漿(Plasma)蝕刻法。 經濟部中央標準局員工消费合作社印製 (請先閲讀背面之注意事項再填寫本頁) 29 · —種防止於晶圓(wafer)之邊緣(edge)區域產生 剝離現象之方法,其係應用於具一第一介電層、一第一導 電層與一第一元件區域之矽基板上方,其中,該第一導電 層係分佈於該第一介電層上方,且該第—元件區域係分佈 於該第一導電層上方並曝露出該邊緣區域,該方法之製程 步驟係可包括: a )遂行一蝕刻程序,以去除該邊緣區域中之第一導電 層; 26 本紙張尺;ί適用中國國家標準(CNS ) A4規格(210X297公釐) A8 B8 C8 D8 0Ί7651 穴、争請專利範圍 b)形成一第二介電層於該邊緣區域中之第一介電層與 該第一元件區域上方; C )形成一光阻層於該第二介電層上方; d)遂行一洗邊程序,以去除位於該邊緣區域中第二介 電層上方之部份光阻層: e )遂行一光學微影與蝕刻步驟,並蝕刻該第二介電 層;以及 f)形成一金靥薄膜於該邊緣區域中之第一介電層上方 與該第一元件區域中。 30·如申請專利範圍第29項所述之防止於晶圓之邊緣 區域產生剝離現象之方法,其中於該步驟(a)中之該蝕刻 程序係可爲一乾式触刻法(dry etching)。 I — I 《装 I 訂 ( (請先閲讀背面之注意事項再填寫本頁) 經濟部中央梯準局員工消費合作社印製 27 本紙張尺度逋用中國國家標準(CNS ) A4規格(210X297公釐)
TW085115719A 1996-12-19 1996-12-19 Method of preventing wafer edge region from generating peeling phenomena TW317651B (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW085115719A TW317651B (en) 1996-12-19 1996-12-19 Method of preventing wafer edge region from generating peeling phenomena
US08/895,430 US5930593A (en) 1996-12-19 1997-07-16 Method for formating device on wafer without peeling

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW085115719A TW317651B (en) 1996-12-19 1996-12-19 Method of preventing wafer edge region from generating peeling phenomena

Publications (1)

Publication Number Publication Date
TW317651B true TW317651B (en) 1997-10-11

Family

ID=21625624

Family Applications (1)

Application Number Title Priority Date Filing Date
TW085115719A TW317651B (en) 1996-12-19 1996-12-19 Method of preventing wafer edge region from generating peeling phenomena

Country Status (2)

Country Link
US (1) US5930593A (zh)
TW (1) TW317651B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009050281A1 (de) 2009-06-12 2010-12-30 Sheng-Yi Chuang Verfahren zur Herstellung eines Leuchtmittelkolbens

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4188258A (en) * 1978-05-18 1980-02-12 Gulton Industries, Inc. Process for fabricating strain gage transducer
US5164338A (en) * 1988-04-28 1992-11-17 U.S. Philips Corporation Method of manufacturing a polycrystalline semiconductor resistance layer of silicon on a silicon body and silicon pressure sensor having such a resistance layer
US5620931A (en) * 1990-08-17 1997-04-15 Analog Devices, Inc. Methods for fabricating monolithic device containing circuitry and suspended microstructure
EP0619495B1 (de) * 1993-04-05 1997-05-21 Siemens Aktiengesellschaft Verfahren zur Herstellung von Tunneleffekt-Sensoren
DE4315012B4 (de) * 1993-05-06 2007-01-11 Robert Bosch Gmbh Verfahren zur Herstellung von Sensoren und Sensor
US5520785A (en) * 1994-01-04 1996-05-28 Motorola, Inc. Method for enhancing aluminum nitride
JP3333948B2 (ja) * 1994-02-23 2002-10-15 本田技研工業株式会社 ガス式センサの製造方法
US5571746A (en) * 1995-10-19 1996-11-05 Chartered Semiconductor Manufacturing Pte Ltd. Method of forming a back end capacitor with high unit capacitance
US5618380A (en) * 1995-12-18 1997-04-08 Vlsi Technology, Inc. Wafer edge sealing
US5783482A (en) * 1997-09-12 1998-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method to prevent oxide peeling induced by sog etchback on the wafer edge

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009050281A1 (de) 2009-06-12 2010-12-30 Sheng-Yi Chuang Verfahren zur Herstellung eines Leuchtmittelkolbens

Also Published As

Publication number Publication date
US5930593A (en) 1999-07-27

Similar Documents

Publication Publication Date Title
TW388082B (en) Selective removal of tixny
JP2000077625A5 (zh)
TW444375B (en) Integrated circuit-arrangement and its production method
TW317651B (en) Method of preventing wafer edge region from generating peeling phenomena
TW392213B (en) Surface cleaning method with plasma sputter used in the post-wolfram etching process
TW307022B (zh)
TW318950B (zh)
CN100539035C (zh) 半导体集成电路硅单晶片衬底背面氮化硅层的新腐蚀方法
TW546738B (en) Method of manufacturing semiconductor device
TW451315B (en) Process for making a semiconductor device, and the semiconductor device
US6281118B1 (en) Method of manufacturing semiconductor device
TW511188B (en) Method of manufacturing a semiconductor device
TW490810B (en) Method to produce a semiconductor-memory element
TW395039B (en) Method of avoiding etching silicide in removing the photoresist
TW424278B (en) Method for etching protection layer and anti-reflective layer on a substrate
TW398041B (en) Method of etching
JPH0722417A (ja) アルミニウム配線の形成方法
TW409381B (en) Process of avoiding producing the dishing after etching the silicide
TW432622B (en) Process for forming dual damascene structure
TW418518B (en) Increasing adhesion and shielding to copper wire
TW561582B (en) Method for selective local formation of salicide
TW404036B (en) The manufacture method of avoiding back-etch loss in the plug process
TW449879B (en) Process to integrate silicide and self-aligned contact without adding photomask
TW480634B (en) Manufacturing method of metal interconnect
TW550745B (en) Structure and method for prevention defect generation on metal wire