TW312044B - The semiconductor package - Google Patents

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Μ S12044 Β7 五、發明説明（J.) [發明所屬之技術領域] (請先閱讀背面之注意事項再填寫本頁) 本發明係關於一種晶片佔有率高、可飛蹯提高封裝密度 的CSP(Chip Scale Package)構造Μ 及 BGA(Ball Grid A fr a y )之半導體封裝，特別是關於一種防止作為半導體裝 置之可靠度降低的C S P構造以及B G A構造之半導體ί丨髮。 [習知技術] 近幾年，作為晶片佔有率高（90XM上）、可飛躍提高封 裝密度的半導體封裝，開發了 CSP構造之半導體封裝，例 如為 ISSCC (International Solid-State Circuits Conference)94等所發表。 CSP構造之半導體封裝（Μ下稱為CSP)如圖23所示，具有 半導體晶片1、連接配線3、隆起電極4及模製樹脂5。半導 體晶片1具有半導體積體電路和電氣連接該半導體積體電 路的焊接襯墊（M下省略為襯墊）2。此襯墊2透過以照相製 版所形成的連接配線3連接隆起電極4。模製樹脂5覆蓋啥 起電極4的頭部Μ外。此C S P構造之半導體封裝藉由熔融 起電極4封裝於預定的板内。 經濟部中央標準局員工消費合作社印製 由於CSP在半導體晶片1上面形成迪接配線3及隆起電極4 ，所Μ不餺要如習知幻蘩的引線插腳及連接引媒插腳和半 導體晶片之襯墊的導線等。因此，不需要覆蓋引線插腳及 導線所需的厚模板，可使模板厚度飛躍地薄。甚至說CSP 可得到和半導體晶片大致相同尺寸的钉&。 此外，由於Μ照相製版形成連接配線3，所以可自由設 定連接配線3的長度、路徑形狀，將隆起電極4及襯墊2形 本紙張尺度適用中國國家標準（CNS ) Λ4規格（2丨0 X 297公釐） 4 A7 B7 312044 五、發明説明（2) (請先閲讀背面之注意事項再填寫本頁) 成於任意位置時，也可無問題地進行隆起電極4和襯墊2間 的連接。此外，藉由將連接配線3形成隆起電極4ίρ襯墊2 之間的長度變短•可改善導線電感或輸入電容而提高電氣 特性。 圖31顯示將襯墊2配置於任意位置而施以連接配線3時的 C S Ρ。如圖3 1所示，襯墊2利用形成於任意位置、為照相製 版所縱横形成的連接配線3和隆起電極4連接。 [發明欲解決之課題] 如圖31所示，CSP可將襯墊2、連接配線3及隆起電極4形 成於半導體晶片1上的任意位置。然而，隆起電極4形成時 及將C S Ρ封裝於板内時，應力會施加於形成於隆起電極4下 層的半導體元件。因此，隆起電極4形成時及CSP板封裝時 褥儘虽加Μ注意，以免施加應力。 此外，儘管C S Ρ具有可將襯墊2等形成於半導體晶片1上 的任意位置的特激，但如圖3 0及圖3 1所示，此特激只不過 是利用於Μ連接配線3實際連接襯墊2和隆起電極4之間的 程度。 經濟部中央標準局員工消費合作社印製 此外，DRAM(動態随機存取記憶體）等半導體記憶體随著 大容量化進展|晶片面積逐漸增大，但性能方面則更加要 求高速化、低消耗電力化。然而，隨著晶片面積增大，晶 片上的配線路徑變長，信號傳達的延遲變大，會妨礙高速 化0

此外，因應對多位元構造的要求，例如關於習知資料的 輸出入插腳數，也從X 1/x 4/X 8構造要求X 16/x 32/X 本紙張尺度適用中國國家標準（CNS ) Μ規格（210X297公嫠） _ I； _ 5 Μ Β7 312044 五、發明説明（3 ) 64構造。此多位元化會增加輸出媛衝器或焊接襯墊數，使 晶片面積增大產生，甚至電源雑訊等也使其增大。 (請先閱讀背面之注意事項再填寫本頁) 此外，也要考慮到混載記憶體和理輯之系統晶片的流程 ，&要求與此對應的封裝技術。 所Μ ·本發明之一個目的，係提供一種考慮應力胞加於 形成於下層的半導體元件而配置隆起電極，防止作為半導 體裝置之可靠度降低的半導體封裝。 此外，本發明之其他目的，係提供一種有效利用C S Ρ特 徵的半導體封裝。 此外，本發明之另外其他目的，係提供一種在大容量半 導體記憶體方面ώ可維持高速動作的半導體封裝。 此外，本發明之另外其他目的，係提供一種即使多位元 化，也可抑制晶片面積增大，而且也可抑制電源雜訊增大 的半導體封裝。 [解決課題之手段] 經濟部中央標隼局員工消費合作社印聚 本發明的半導體封裝係一種複數®具餚外部連接用配線 體之半導體封裝，為由於具有半導體集積電路之半導體晶 片的主面上為了與外部的接顗連接所形成之隆起電極；為 了與半導體集積電路連接之半導體晶片所形成之襯墊；及 Κ電氣連接襯墊與隆起電極之間的連接配線所構成，半導 體集積電路係具有複數個記憶體墊塊；及分割複數個記憶 體墊塊且為了獨立各記憶體墊塊而加Μ控制之主周邊電路 。該記憶體墊塊係具有複數個記憶體陣列；及分割複數個 記憶體陣列且為了獨立各記憶體陣列而加Μ控制之局部電 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐） 6 -C、 一 312044 A7 B7 經濟部中央標準局貝工消費合作社印製 五、發明説明（ 1) 1 1 1 路 〇 1 1 I 在 本 發 明 之 半 導 體 封 裝 中 9 為 了 如CSP構造和BGA構 造 U '、 1 | 地 與 外 部 的 接 頭 相 連 接 設 置 有 隆 起 電極 0 該 隆起 電極 m 請 kj I 1 I 配 tit连 m 體 晶 Μ m 表 面 全 面 〇 因 此， 即 使 將被 階層 化 及 ik 背 1 1 被 高 度 集 積 化 之 記 憶 髑 搭 載 於 半 導 體封 裝 之 場合 時， 也 能 ΪΗ/ 之 注 1 | 意 1 I 防 止 如 QFP等等似i 也半導體封裝之尺寸變得又大 ，又1 ·$導 事 1 1 1 線 間 產 生 大 的 電 容 量 〇 填 Μ Λ 而 且 半 導 體 封 裝 Μ 下 述 為 刖 提 :ί 系具備多數外部連接用 本 頁 —' 一少 1 | 配 線 體 之 半 導 體 封 裝 ， 該 外 部 連 接 用配 線 體 係Κ 為和 外 部 1 1 連 接 而 形 成 於 具 有 半 導 體 稹 體 電 路 之半 導 體 晶片 主面 上 的 1 1 隆 起 電 極 :為和半導體積體電路連接而形成於半導體晶片 1 訂 的 襯 墊 ;及 Μ照相製版法形成於半導體晶片主面上 ，電 1 I 氣 速 接 襯 墊 和 降 起 電 極 之 間 的 速 接 配線 所 構 成； 而可 具 有 1 1 1 Μ 下 的 特 徵 0 1 1 譬 如 在 半 導 體 封 裝 方 面 半 導 體 積體 電 路 具有 因包 含 機 1 械 aht 腥 力 在 内 的 外 在 要 因 而 容 易 產 生 電路 特 性 變化 的脆 弱 電 1 Ί 路 時 負 fl 起 電 極 可 形 成 於 設 置 脆 弱 電路 之 領 域的 上部 外。 1 在 該 半 導 體 nm 封 裝 方 面 f 由 於 隆 起 電極 可 形 成於 設置 脆 弱 1 1 I 電 路 之 領 域 的 上 部 Μ 外 * 所 以 可 防 止應 力 透 過隆 起電 極 m 1 1 械 地 施 加 於 脆 弱 電 路 〇 1 1 在 上 述 方 面 最 好 脆 弱 電 路 是 Μ 電晶 體 對 所構 成， 可 測 1 1 出 位 線 對 間 的 微 小 電 位 差 而 放 大 的 感測 放 大 電路 〇 1 I 由 於 脆 弱 電 路 為 電 晶 體 電 路 所 Μ可 防 止 因透 過疃 起 電 1 1 | 極 施 加 的 機 械 應 力 而 電 晶 體 對 的 動 作特 性 變 成不 平衡 t 可 1 1 本紙張尺度適州中國國家標隼（CNS > Λ4規格（2丨0X297公釐〉 7 S12G44 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（ 5) 1 1 防 止 感 測 放 大 電 路 的 感 測 動 作 降 低 Ο 1 1 I 在 上 述 方 面 9 最 好 脆 弱 電 路 是 可 >λ 微 小 甯 流 動 作 的 類 比 1 電 路 0 請 先 閱 1 1 1 由 於 脆 弱 電 路 為 類 比 電 路 t 所 Μ 可 防 止 因 透 過 隆 起 電 極 讀 背 1 1 施 加 的 機 械 應 力 而 阻 礙 類 比 電 路 的 動 作 〇 IE7 1 I 兔' 1 I 而 且 譬 如 半 導 體 封 裝 可 具 備 一 個 Μ 上 的 電 源 襯 墊 和 電 源 事 項 | 配 線 〇 一 個 Μ 上 的 電 源 襯 墊 係 為 了 供 給 半 導 體 積 體 電 路 電 再 填 寫 jL 力 可 設 於 半 導 體 晶 片 主 面 上 〇 電 源 配 線 設 置 成 連 接 電 源 襯 頁 1 I 墊 各 個 包 圍 多 數 外 部 連 接 用 配 線 體 的 至 少 一 部 分 〇 1 1 在 該 半 導 體 封 裝 方 面 由 於 將 電 源 配 線 設 置 成 各 m 包 圍 1 多 數 外 部 連 接 用 配 線 體 的 至 少 部 分 所 Μ 為 電 源 配 線 所 1 訂 包 圍 的 外 部 連 接 用 配 線 體 被 電 氣 地 屏 蔽 可 防 止 來 白 其 他 1 I 外 部 連 接 用 配 線 體 的 電 氣 影 響 及 對 其 他 外 部 連 接 用 配 線 體 1 1 I 的 電 氣 影 響 〇 1 1 在 上 述 方 面 ) 最 好 各 個 包 tSf 圍 多 數 外 部 連 接 用 配 線 體 的 至 1 少 一 部 分 之 電 源 配 線 可 互 相 連 接 形 成 網 眼 狀 〇 對 於 此 網 眼 1 狀 電 源 配 線 可 配 置 多 數 電 源 襯 墊 Μ 便 電 源 阻 抗 變 小 Ο 1 由 於 為 了 電 源 阻 抗 變 小 而 對 網 眼 狀 電 源 配 線 配 置 多 數 電 1 1 I 源 襯 墊 ， 所 以 可 減 低 電 源 負 荷 Ο 1 1 在 上 述 方 面 * 最 好 可 具 備 ate 愿 力 鍰 和 材 料 f 該 應 力 媛 和 材 1 1 料 係 媛 和 為？1 起 電 極£下 方 * 在 連 接 配 線 和 半 導 體 晶 片 主 面 1 I 之 間 透 過 tk 起 電 極 施 加 於 半 導 體 晶 片 的 機 械 應 力 〇 1 I 由 於 具 備 媛 和 荏嶂 起 電 極 正 下 方 的 連 接 配 線 和 半 導 體 晶 1 1 1 Η 主 面 之 間 透 過择 起 電 極 胞 加 於 半 導 體 晶 片 的 m 械 艘 力 之 1 1 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐） 8 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（ B) 1 1 1 應 力 緩 和 材 料 * 所 Μ 可 防 止 應 力 機 械 地 施 加 於 半 導 體 積 體 1 1 I 電 路 〇 1 I 而 且 臀 如 在 半 導 體 封 裝 方 面 9 半 導 體 積 體 電 路 可 具 有 直 請 先 1 1 閱 | 接 連 接 襯 墊 的 輸 入 /輸出緩衝電路 ° \ έ瀬墊介在而電氣連 讀 背 1 面 I 接 輸 入 /輸出緩衝電路6 勺垮起電極可設於輸入/ ，輸 出 鍰 SB 了 衡 電 之 注 1 1 路 的 附 近 上 面 〇 意 事 1 I 4 1 在 該 半 導 體 封 裝 方 面 9 由 於 起 電 極 設 於 輸 入 /輸出媛 填 寫 Λ 衝 電 路 的 附 近 上 面 9 所 以 可 縮 短 從 隆 起 電 極 到 輸 入 /輸出 本 頁 '—>· 1 1 鍰 衝 電 路 的 配 線 路 徑 〇 因 而 可 防 止 ft 起 電 極 和 輸 入 /輸 1 1 出 鍰 衝 電 路 之 間 的 信 號 傳 達 延 遲 〇 因 此 f 即 使 使 半 導 體 記 1 1 憶 體 等 大 容 虽 化 也 可 維 持 高 速 動 作 〇 此 外 * 由 於 可 縮 短 1 訂 配 線 路 徑 所 Μ 可 改 良 位 址 設 置 或 保 持 餘 虽 0 1 1 在 上 述 方 面 最 好 半 導 體 積 體 電 路 可 具 有 多 數 記 憶 墊 塊 1 1 I 和 分 割 多 數 記 憶瞀逡且 獨 立 控 制 記 憶 墊 塊 的 主 周 邊 電 路 〇 記 1 1 憶 墊 塊 係 可 具 有 記 憶 元 件 的 多 數 記 憶 領 域 和 分 割 多 數 記 憶 1 領 域 且 獨 控 制 各 記 憶 領 域 之 記 憶 元 件 的 ]ΐ^ 域 周 邊 電 路 〇 1 1 半 導 體 積 體 電 路 具 有 所 謂 的 階 組 記 憶 構 造 〇 因 此 即 使 1 1 大 容 畺 化 也 可 得 到 具 有 可 維 持 高 速 動 作 之 階 組 記 憶 構 造 的 1 1 I 半 導 體 記 憶 體 〇 1 1 在 上 述 方 面 9 最 好 可 再 具 備 形 成 於 半 導 體 晶 片 主 面 上 的 1 1 第 二 連 接 配 線 Ο 主 周 邊 電 路 和 區 域 周 邊 電 路 為 此 第 二 連 接 1 1 配 線 可 做 電 氣 連 接 Ο 1 I 第 二 埋 接 配 線 形 成 於 半 導 體 晶 片 的 主 面 上 面 0 由 於 在 此 1 1 | 半 導 體 晶 片 的 主 面 上 面 形 成 元 件 或 電 路 等 9 所 以 可 大 幅 確 1 1 本紙悵尺度適用中國國家標隼（CNS ) Λ4規格（210X297公釐） -9 - ^12〇44 αί B7五、發明説明（7 ) 經濟部中央標準爲負工消费合作社印製 的接號 記的位置 Μ 對記墊墊 的 離 外内周 置 料連信 數路的配 所成各憶憶 自 距 到域域 配 材二止 多電極可 ，置制記記 各 達 出領區 可 線第防 到邊電線 自配控數各 塊 傳。輸路置 ， 配，可 達周起配 各可入多入 蝥 號小號電設 面 接而時 傳主pt的 塊也輸人輸 憶 信常信邊於 上 埋因同 而置於塊 墊線先輸使 記 的非出周置 域 二。， 路設對墊 憶配 首極可 數 自滯輸域配 領 第料數 電於成憶 記各號電， 多 各時的區可 路 於材常 邊成置記 數的信起而。入 塊的件於極 電 對的間 周形配數。多自入rf因小輸 墊塊元設電.邊 ,線時 主可可多稱置各輸從。常極 憶墊憶接起 周 外配低 過極自接對配塊，，同非電 記憶記逋?f域 此合減 通電各連為稱墊外此相滯起。數記自可用 區 。適可 入起塊極成對憶此因略時咚同多各來氣出 於 幅擇以 輸飧墊電置，記。。離的從相入於將電輸 置 線選所 好之憶起位極數稱路距謂好為輸對好極此。配 的可， 最號記泠的電多對電達所最略極使最電。面極 線K小 ，信數從極起接為邊傳，，可電可，起路上電 配所可。面的多。電fl連成周號相面離起 Μ 面PI電域起 接，抗遲方自。稱起於極極主信異方距飧所方用衝領fl 埋少阻延述各面對fl對電電的的號述達從，述出緩的用 二也的的上塊上為於於起起塊自信上傳於同上輸出路出 第制線達在墊域成對由隆?|墊各的在號由相在的輸電輸 保限配傅 憶領置成 從於憶塊塊 .信 略 部的邊 (婧先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Λ4规格（210X297公釐） 10 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（ 5 ) i 在 輸 出 媛 衝 電 路 的 附 近 上 面 〇 因 而 1 可 防 止 從 輸 出 媛 衝 電 1 1 1 路 到 隆 起 電 極 的 輸 出 信 號 延 遲 〇 1 I 在 上 述 方 面 f 最 好 連 接 配 線 可 具 有 延 在 半 導 體 晶 片 主 面 請 先 1 1 閲 l 上 不 同 的 高 度 位 置 且 互 相 電 氣 絕 緣 的 第 一 及 第 二 連 接 配 線° 讀 舍 1 面 I 由 於 將 第 一 及 第 二 連 接 配 線 設 置 成 延 在 互 相 不 同 的 高 度 之 注 1 I 意 1 1 位 置 9 所 Μ 和 互 相 形 成 於 相 同 高 度 位 置 的 情 況 比 較 9 連 接 事 項 f 1 再 1 配 線 配 置 商 由 度 高 〇 因 此 按 眧 維 持 使 第 及 第 二 連 接 配 填 寫 ό 線 電 氣 絕 緣 的 狀 態 那 樣 > 與 各 種 配 線 構 造 對 應 容 易 〇 本 頁 V__r 1 1 在 上 述 方 面 最 好 連 接 配 線 可 具 有 延 在 半 導 體 晶 片 主 面 1 1 上 同 一 高 度 位 置 的 第 一 及 第 二 連 接 配 線 〇 在 第 一 及 第 二 連 1 1 接 配 線 交 叉 部 分 藉 由 第 一 及 第 二 連 接 配 線 的 一 方 和 形 成 1 訂 於 半 導 體 晶 片 内 的 導 電 層 電 氣 連 接 以 可 保 持 第 . 及 第 二 1 I 連 接 配 線 的 電 氣 絕 緣 狀 態 0 1 1 I 藉 由 使 用 半 導 體 晶 片 內 的 導 電 層 9 可 將 互 相 延 在 同 . 高 1 1 度 位 置 的 第 — 及 第 二 連 接 配 線 保 持 絕 緣 狀 態 所 與 各 種 1 配 線 構 造 對 懕 容 易 〇 1 1 在 上 述 方 面 > 最 好 供 給 輸 出 緩 衝 電 路 電 源 的 電 源 用 起 J I 電 極 可 配 置 於 設 置 具 有 輸 出 媛 衝 電 路 之 區 域 周 邊 電 路 的 領 1 1 1 域 上 面 〇 1 1 由 於 供 給 輸 出 媛 衝 電 路 電 源 的 電 源 用 隆 起 電 極 形 成 於 輸 1 1 出 緩 衝 電 路 領 域 上 面 t 所 Μ 用 短 的 配 線 路 徑 可 從 隆 起 電 極 1 1 供 給 輸 出 緩 衝 電 路 電 源 〇 因 而 t 可 實 琨 電 源 雜 訊 小 的 安 定 1 1 低 胆 抗 電 源 〇 1 在 上 述 方 面 > 最 好 電 氣 連 接 記 憶 領 域 内 的 多 數 記 憶 元 件 -Η 一 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐） ^12044 A7 B7 五、發明説明（9 ) 各自，電氣連接輸出入多數記憶元件之資料的資料匯流排 之輸出用隆起電極可配置於記憶領域的附近上面。 (請先閱讀背而之注意事項再填寫本頁) 由於可將電氣連接資料匯流排的隆起電極配置於記憶領 域的附近上面，所Μ可縮短資料匯流排。因此，不會因多 位元化而存取劣化。 在上述方面，最好主周邊電路可具有選擇多數記憶墊塊 之中任何一個使其成為可動作的狀態，同時切斷對不選擇 記憶墊塊内的區域周邊電路電源供給之墊塊選擇電路。 利用墊塊選擇電路選擇特定的墊塊，可只使該墊塊動作 。此外，關於不選擇的墊塊，由於對區域周邊電路的電源 供給為墊塊選擇電路所切斷，所Μ與施加不選擇墊塊預定 電壓而使其成為備用狀態的情況相比，可減低消耗電力。 在上述方面，最好主周邊電路可具有選擇應選擇的記憶 墊塊個數，使該所選擇個數的記憶墊塊成為可動作的狀態 ，同時切斷對不選擇記憶墊塊内的區域周邊電路電源供給 之墊塊選擇電路。 經濟部中央標準局員工消費合作社印策 由於可利用墊塊選擇電路選擇應選擇的記憶墊塊個數， 所以可利用此選擇的記憶墊塊個數改變位元數。因而，可 操作成位元尺寸可變的横組。此外，關於不選擇的記憶墊 塊，由於對區域周邊電路的電源供給為墊塊選擇電路所切 斷，所Μ和上述同樣，可減低消耗電力。 在上述方面，最好將電源電壓供給半導體積體電路内的 元件之電源用導電層可形成於半導體晶片内。從隆起電極 所給與電源電壓的連接配線在和電源用導電層延伸的方向 本紙張尺度適用中國國家標準（CNS ) Λ4規格（21〇Χ297公嫠） -12 - 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（】〇) 交叉的方向延伸且和甯源用導電層可電氣連接。 藉由將連接配線電氣連接電源用導電層，可強化電源用 導電層的電位。 在上述方面，最好元件是Μ電晶體對所構成，測出位線 對間的微小電位差而放大的感測放大電路，連接配線和電 源用導電層可配置成平面成為網眼狀。 由於強化連接感測放大電路的電源用導電層電位，所Μ 可得到感測放大電路安定的動作。 在上述方面，最好半導體晶片可具有測試橫態時使探測 的探針接觸的測試用襯墊。測試用襯墊可形成於為半導體 晶片主面，設置半導體積體電路之領域的上部Κ外。 由於具有測試用襯墊，所以此半導體晶片可進行探針晶 Η測試。 在上述方面，最好可再具備測試横態時，為來自外部的 測試信號所活化的振盪器；及，利用振盪器使各控制信號 發生的控制信號發生器。為了將從控制信號發生器所輸出 的信號輸入主周邊電路，控制信號發生器可連接主周邊電 路。 由於利用來自外部的測試信號在半導體晶片内可發生 R A S、C A S等各位址信號等的控制信號或測試圖案等，所Μ 與從半導體晶片外部輸入這些信號的情況相比，可減少半 導體晶片的測試用襯墊數。 在上述方面，最好可再具備測試模態時，依次記憶從多 數記憶墊塊各自所得到的測試資料良、不良，依次輸出該 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X Μ7公釐） ，。 ^^1 I- - n-i n - -- - - 1-? ^, - I (請先閱讀背面之注意事項再填寫本頁)

、1T 3 β 4 4 Α7 Β7 五、發明説明（J丄） 所記憶的測試資料良、不良之移位暫存器。 在上述方面，最好顯示從移位暫存器所輸出之測試資料 良、不良的信號係可從設於半導體晶片的測試用襯墊輸出。 利用移位暫存器可將多數測試資料良、不良依次輸出到 一個輸出用襯墊。因此，可減少半導體晶片的測試用襯墊 數。 在上述方面，最好測試用襯墊和襯墊用不同的配線路徑 可電氣連接區域周邊電路。測試用襯墊和區域周邊電路之 間的第一配線可切換連接和不連接，而且襯墊和區域周邊 電路之間的第二配線也可切換做連接•和不連接。測試模態 時，第一配線為連接狀態且第二配線可為不連接狀態。通 常動作時，第一配線為不逋接狀態且第二配線可為連接狀 態。 由於可選擇第一及第二配線的連接、不連接，所Μ测試 模態時可電氣連接測試用襯墊和區域周邊電路，而且通常 動作時可電氣埋接襯墊和區域周邊電路。 經濟部中央樣準局員工消費合作社印製 在上述方面，最好可再具備測試模態時，由從多數記憶 墊塊各自所得到的測試資料良、不良辨別記錄記憶元件不 良位址的機構。從此機構可依次輸出不良位址的信號。 在上述方面，最好從挑選記錄不良位址的機構所輸出的 不良位址信號係可從設於半導體晶片的測試用襯墊所輸出。 由於具有辨別記錄記憶元件不良位址的機構，所以可用 小包輸出不良位址。 在上述方面*最好在半導體晶片主面上面可設置電源配 本紙張尺度適用中國國家標準（CNS ) Λ4规格（210Χ297公釐） (請先閲讀背面之注意事項再填寫本頁) -14 - 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210Χ297公釐） A7 B7 五、發明説明（J 2) 線，K便包圍給與預定電位的連接配線。此電源配線可構 成如電流不流動。 由於利用構成電流不流動的電源配線包圍連接配線，所 Μ此連接配線被電氣地屏蔽，可防止來自其他外部連接用 配線體的電氣影響及對其他外部連接用配腺體的電氣影響。 在上述方面，最好多數呤起電極可配置成互相分離而露 出半導體封裝的表面全面。 在上述方面，最好多數隆起電極可包含未和襯墊電氣連 接的飧起電極。 由於多數pt起電極形成於半導體封裝的表面全面，所Μ 可提高半導體封裝的散熱性。藉此，可降低熱電胆。 在上述方面，最好隆起電極各自分離，也可配置於半導 體钉喈的背面。 藉由在背面也形成多數螬起電極，可更加提高封喂的散 熱性，可降低熱電胆。 在上述方面，最好測試模態時從記憶墊塊選擇預定數記 憶元件，辨別預定數記憶元件缠輯一致/不一致，輸出該 辨別結果的比較器只可連接多數記憶墊塊之中的任何一個。 由於從時起電極輸入多數記憶墊塊各自的信號傳達距離 略相囘，所Μ對這些墊塊的存取時間也略相同。因此，將 比較器只設於一個記憶墊塊而测定該記憶墊塊的存取時間 ，可省略其他記憶墊塊的存取時間測定，可所謂的I / 0虛 擬降格測試。 而且譬如半導體封裝，係具備具有半導體積體電路之半 -15 - - -I - - - - - - I - - - - —Ji - - I n c (請先閱讀背面之注意事項再填寫本頁)

、1T ^12044 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（13) - 1 I 導 體 晶 片 的 半 導 體 封 裝 » 半 導 體 積 體 電 路 可 具 有 多 數 記 憶 1 1 I 墊 塊 及 分 割 多 數 記 憶 墊 塊 且 獨 立 控 制 記 憶 墊 塊 的 主 周 邊 電 1 I 路 0 記 憶 墊 塊 可 具 有 多 數 記 憶 元 件 〇 可 再 具 備 測 試 模 態 時 請 先 閱 讀 背 1 1 I 由 從 多 數 記 憶 墊 塊 各 白 所 得 到 的 測 試 資 料 良 Λ 不 良 辨 別 1 | 面 I 記 錄 記 憶 元 件 不 良 位 址 的 m 械 〇 從 此 機 構 可 依 次 輸 出 不 良 之 注 1 I 位 址 的 信 號 0 意 事 項 再 填 寫 1 J 1 I 在 該 半 導 體 封 裝 方 面 > 由 於 具 有 辨 別 記 錄 記 憶 元 件 不 良 1 位 址 的 機 構 ， 所 Μ 可 用 小 包 輸 出 不 良 位 址 〇 本 頁 '---- 1 | 而 且 譬 如 半 導 體 封 裝 » 係 指 具 備 多 數 外 部 連 接 用 配 線 體 1 1 之 半 導 體 封 裝 該 外 部 連 接 用 配 線 體 係 為 連 接 外 部 等 而 1 1 形成於具有半導體積體電路 之 半 導 體 晶 Η 主面上的飧起電 1 訂 極 ;為和半導體積體電路連接而形成於半導體晶片的襯墊； 1 I 及 以 眧 相 製 版 法 肜 成 於 半 導 體 晶 片 主 面 上 電 氣 連 接 m 1 1 I 墊和隨起電極 之 間 的 連 接 配 線 所 構 成 :在半導體晶片主面 1 1 上 設 置 電 源 配 線 Μ 便 包 圍 給 與 預 定 電 位 的 連 接 配 線 〇 此 1 電 源 配 線 可 構 成 如 電 流 不 流 動 0 1 在 該 半 導 體 封 裝 方 面 由 於 利 用 構 成 電 流 不 流 動 的 電 源 1 1 配 線 包 圍 連 接 配 線 » 所 以 此 連 接 配 線 被 電 氣 地 屏 蔽 > 可 防 1 1 1 止 來 白 其 他 外 部 連 接 用 配 線 體 的 電 氣 影 m 及 對 其 他 外 部 連 1 1 接 配 線 體 的 電 氣 影 響 〇 1 1 而 且 譬 如 半 導 體 封 裝 * 係 在 具 有 半 導 體 潰 體 電 路 的 半 導 1 1 體 晶 片 主 面 具 備 襯 墊 的 半 導 體 封 裝 1 半 導 體 積 體 電 路 可 具 1 I 有 多 數 記 憶 墊 塊 及 分 割 多 數 記 憶 墊 塊 且 獨 立 控 制 記 憶 墊 塊 1 1 I 的 主 周 邊 電 路 〇 記 憶 墊 塊 可 具 有 多 數 記 憶 元 件 〇 多 數 記 憶 1 1 本紙張尺度適用中國國家標準（CNS〉Λ4規格（210X 297公釐） ，。 -Ιο- A7 B7 五、發明説明（J -i) 墊塊各自可配置成從襯墊輸入多數記憶墊塊各自的信號傳 達距離略相同。測試模態時從記憶墊塊選擇預定數記憶元 件，辨別預定數記憶元件埵輯一致/不一致，輸出該辨別 結果的比較器只連接多數記憶墊塊之中的任何一個。 在該半導體封裝方面，由於從隆起電極輸入多數記憶墊 塊各自的信號傳達距離略相同，所Μ對這些墊塊的存取時 間也略相同。因此，將比較器只設於一個記憶塾塊而測定 該記憶墊塊的存取時間，可省略其他記憶墊塊的存取時間 測定，可所謂的I / 0虛擬降格測試。 [發明之實施形態] [實施形態1 ] 作為關於本發明之實_形態1的半導體封裝，就考慮形 成於下層的感測放大電路而進行晻起電極配置的CSP之. DRAM讨喂加Μ說明。 經濟部中央標準局員工消費合作社印製 一般D R A Μ等感測放大電路係因製造時的機械應力或使用 時的機械應力等外在因素而容易產生電路特性變化的脆弱 電路。另一方面，i>f起電極形成時及隆起電極板封裝時， 機械應力會胞加於传起電極，所Μ在隆起電極正下面配置 感測放大電路必須避免。 圖1為概略顧示關於本發明實胞形態1之半導體封裝構造 的平面圖I，為顯示CSP的DRAM ί彳装之感測放大電路和？f起 電極之位置關係的圖。 參照圖1，在半導體晶片1主面形成襯墊2，該襯墊2連接 裝入半導體晶片1内部的各種輸出入端子。兩行平行地多 本紙張尺度適用中國國家標準（CNS M4規格（210X297公釐） (請先閲讀背面之注$項再填寫本頁) -17 - 〇12〇44 A7 B7 五、發明説明（15 ) 體電 線起。 配挎。 成 用 SIP 辑 接接3« 連連線 部板配 外和接 為.、連 8 2¾ 後 ® 箱 W (>此 4 造由極 構係電 的造起 接構皤 連的和 部接 kr teuc 夕 W 和部 K LT 成夕形和S. ^ ^ ^ 數，極

2 墊 襯 接 —~ W 間 之 感 有 具 示 k 顯 放 R 則S 域 領 大 放 片測 晶 感 體為 導域 半領 , 的 處路 此電 大 路 大

放 測 感 置 設M 領 的 格 憶 記 置 設 % 領實 格 Μ 憶 ， 記見 或起 SR便 域方 領了 大為 放但 測 ， 感 見 常不 通看 。 而 示蓋 顯覆 R MR所 域等 領層 格緣 憶絕 記為 為MR 域域 置 位 該 示圖 表如 線 未 4 (請先閱讀背面之注意事項再填寫本頁) 極 ιρπτ 起 隆 域 領 格 憶 極記 入、/ 霄 方 起成 晻形 , 要 示 主 所 。 測 部 感 上於 的成 SR形 域也 領 大 放 測 感 於 設 2 S S 襯 外Μ ώ口 上 的 S 極置 域電位 領起意 大ΡΙ任 放 於 成 形 可 則 外Μ Β> 0 上 的 R S 域 領 大 放 測 感 為 若 4 取 採 3 線 配 接 速 成 線 配 可 版 製 相 照 用 利 於 由 成 構 所 圖對 如體 到 晶 得電 可Μ Μ 係 所器 ’ 大 徑放 路測 意感 任 造 構 的 示 所 小 微 的 間 對 線 位 出 測 械\ 機一®| 因_平一 止|不I 防成 可娌 ， 忡 成特一 0 作j ft 動 如的 由對 藉體 M晶-所電 ’ 而 路對I 電體 的 晶 大電 放 於 而加 差施 位力_ 電應 經濟部中央標準局員工消費合作社印製 止 防 可 外 此 例 路 電 的 作 a9 流 電 小 微 以 有 具 ο 片 低+ 晶 降+體 作導 動 半 測_在 感 同 的 也 4 況極 情電 的起 類隆 之成 路形 電不 比用 類採 等部 路上 電域 鏡領 流的 電路 Si 源比 流類 電成 定形 恆在。 為，造 如樣構 胞 實 - 2 態 利 效 有 就 裝 封 體 導 半 的 2 β £ 肜 施 實 之 明 發 本 於 Μη 孩 為 作 本紙張尺度適用中國國家標準（CNS ) Λ4規格（2ΙΟΧ297公釐） 18 3l2〇44 Α7 Β7 五、發明説明（Jt;) 墊此 湖置 將位-可意圖 用任- 的 造 上 構 片 裝 晶 封 植 瘡 導 導 半 半 於 之 ο ί 成 形 極 S 起 ?| 及Ρ-線CS 配的 接激 連特 0 Μ 印 技 說形 Μ 施 加實 例明 一 發 Ρ S 本 rs 於 SBS R 示 顯 略 概 為 圖 面 平墊 的襯 圖 照 參 墊子 襯端 成入 形出 面輸 主種 1各 片勺 晶Θ β 1 咅 0 J 内 導 1 半片 在晶 , 體 導 半 入 裝 接 遵 2 該 行 兩 地由極線 行係 電配 平體起用 ^¾^ 將 數瀬之， 多此 4 體 體 線 配 用 接 I- 迪 部 外 成 形 起 署 ΛΓ 的 接 連線 板配 和接 、 連 的 線 B 西 源 電 。 網 成成 構形 14包 極11 Ϊ.為 狀 良 線 接 3陵 S和 用2ί部 接墊外 連襯的 部接自 外連各 該及圃 璉 (請先閱讀背面之注意事項再填寫本頁) 中 2 墊眼 襯網 位的 電 ； 源 電 之 壓 電 源 電 給 供 接 " 成 割 分 此 徑 路 VS線 墊配 襯意 位 任 電 成 地形 接可 之版 位製 ¢211 ΘΜ 源照 電 Μ 為用 成利 接效 連有 及於 圖眼由 在網 ， 的又 經濟部中央標準局員工消費合作社印製 CSP特徵形成電源配線PL，所K當然可任意設定網眼間隔 或網眼形狀等等。 如此，藉由Μ電源配線P L各個包圍外部連接用配線體， 可電氣地屏蔽裝入半導體晶片1内部的各種輸出入端子。 因此，例如在鄰接的時鐘端子間可謀求雜訊減低。 此外，如圖2所示，藉由在g墊2附近形成晗起電極4， 可縮短連接配娘3，所Μ可縮小導線電感，可改善資料輸 出端子的振鈐問題。 再者，藉由將電源配線P L形成網眼狀，可在半導體晶片 1上的各處形成電源電位襯墊V c c及接地電位V s s。藉此， 可縮小半導體晶片1上的電源阻抗。因此，如同將多數半 導體纣裝裝載於-·《I板上的多晶片橫組等在電源負荷變大 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210Χ297公釐） 19 A7 B7 五、發明説明（ .17) 之類的構造方面，可盡量減低電源的負荷。 又，在圖2所示的構造方面，雖然顯示了 Μ電源配線PL 包圍半導體晶片1上的全部外部迪接用配線體之例，但未 必需要Κ電源配線P L包圍全部外部連接用配線體。例如也 可Μ只是電源配線P L選擇地包圍只連接時鐘端子、資料輸 出入端子、基準電壓端子等的外部連接用配線體。 此外，雖然顯示了網眼狀電源配線P L連接電源電位襯墊 V c c、接地電位襯墊V s s雙方之例，但也可Μ網眼狀電源配 線P L只連接任何一方。 [實胞形態3 ] 在關於以上說明之本發明實胞形態1的半導體封裝方面 •係就考慮隆起電極形成時及飧起電極和板接合時機械應 力施加於咚起電極，而在感測放大電路上郜不配置昤起電 極的C S Ρ之I) R Λ Μ加Μ說明，但在關於本發明實施形態3的半 導體ί丨裝方面，將就可減低槠械_應乃的CSP構造加Μ說明。 經濟部中央標準局員工消費合作社印製 圖3顯示形成一般C S Ρ的？t起電極之領域的部分截面_。 參照圖3，在裝入半導體積體電路等的基板2上面設置襯墊 2。為了覆蓋此襯墊2，全面形成鈍化膜6。 在襯墊2主面上面部分地鈍化膜6不存在，而設置成連接 配腺3接觸。連接配線3偽從襯墊2主面上面到鈍化膜6表面 所形成，在純化膜6表面上的預定方向延在。為了在鈍化 膜6主面上面覆蓋連接配線3 ·全面形成作為層間絕緣膜的 聚酰亞胺樹脂7。在此聚酰亞胺樹脂7主面上面全面形成模 塑樹脂（環氧樹脂）5。連接配線3有部分地未形成聚酰亞胺 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210Χ297公廣） (请先閱讀背面之注意事項再填寫本頁) _ Ο Λ _ 20 A7 B7 五、發明説明US) 樹脂7及横塑樹脂5的領域，使障壁金靥層介於該部分而形 成隆起電極4。 在這種構造的C S P方面，形成皤起電極4時或將？|起電極 4封裝於板時，機械應力會胞加於卩|起電極4正下面的半導 體晶片。應力施加於半導體晶片時，在裝入半導體晶片的 半導體元件方面，-般所知的是例如產生電晶體特性的變 化或引起漏電流。 圖4顧示作為關於本發明實胞形態3的半導體封裝，在時 起電極4正下面具有緩和應力之緩衝鍍膜的C S P部分截面圖 參照圖4，本實施形態係在陵起電極4正下面，鑀衝鍍膜 8選擇地形成於連接配線3和鈍化膜6之間作為應力媛和材 料。又，關於此緩衝鍍膜以外的構造，由於和圖3所示的 --般C S P同樣，所Μ就同一構件附上同一符號，省略其說 明。 緩衝鍍膜8例如由聚酰亞胺樹脂等材質構成，在鈍化膜（3 全面用旋轉鍍膜法塗佈聚酰亞胺樹脂後，用照相製版選擇 地形成。因此，緩衝鍍膜8可和連接配線3或襯墊2同樣地 經濟部中央標準局員工消費合作社印敢 (請先閲讀背面之注意事項再填寫本頁) 形成於任意位置。 藉由嫒衝鍍膜8存在，可緩和形成起電極4時或將起 電極4封裝於板時施加於卩I起電極4正下面之半導體晶片1 的機械應力。因此，可防止起因於此機械應力而半導體元 件的特性劣化。 藉由將具存以上說明之緩衝鍍膜8的C S P適用於使用圖1 說明的實胞肜態1，可保護感測放大電路，更加減低施加 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐） -21 Λ7 B7 五、發明説明（19) 於感測放大電路的應力，可防止電路特性的變化。 此外，賴由適用於使用圖2說明的實腌形態2，機械應力 施加於下層半導體元件的可能性減低。因此，啤起電極的 配置自由度增加，亦可形成更複雜的電源配線。 [實施形態4 ] 圖5為顯示關於本發明實胞形態4之半導體封裝構造的概 略平固圖，顯示由階組構造構成的大容量D R A Μ之晶片影像 。此外，圖6為擴大圖5圖中左上之墊塊（斜線部分）的概略 平面圖。 參照圖5和圖6，半導體晶片1例如具有四個墊塊1 2和控 制此各墊塊12的主周邊電路11。此主周邊電路11在各墊塊 1 2之間配置成十字形。各墊塊1 2具有記憶陣列1 4和控制對 應之記憶陣列1 4的區域周邊電路1 3。 特別是參照圆5，在t周邊電路1 1的形成領域内形成輸 人媛衝電路（圖未示）。在此輸人媛衝電路形成使襯墊及框 配線（圖未示）介在而電氣連接的輸入用隆起^艮4。此蝓 入用隆起礙墊4形成於輸入緩衝電路的附近上面。 經濟部中央標準局員工消f合作社印製 (請先閲讀背面之注意事項再填寫本頁) 垮起襯墊4如圖7所示，通過輸入鍰衝電路連接主周邊電 路内的輸入信號變苹變換電路1 1 a。此外，此輸入信號電 平變換電路1 1 a和各墊塊内的區域周邊電路1 3為各自形成 於半導體晶片1主面上的框配線3所電氣連接。 又，輸入用挎起襯墊4也可Μ無框配線而直接連接襯墊。 特別是參照圖β ·在區域周邊電路1 3的形成領域内設置 輸出鍰衝電路（圖未示）。使襯墊2及框配線3介在而輸出用 本纸張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐） 22 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（20) 1 1 1 呤起襯墊4電氣地連接此輸出緩衝電路。此輸出用浼起襯 1 1 | 墊4形成於輸出鍰衝電路的附近上面。 /·—v 1 I 又 f 輸 出 用 1% 起 襯 墊 4也可以無框配線3而 直接連接襯墊 請 先 1 1 閲 I 〇 1 L 背 1 面 I 其 次 就 此 半 導 體 封 裝 内的信號傳達加Μ 說明。 之 注 1 1 首 先 1 從 外 部 給 與 配 置 於主周邊電路1 1内的輸入用時起 意 事 項 1 I 再 1 襯墊4輸入信號 。此輸入信號在主周邊電路11内，通過輸 填 寫 0 入 緩 衝 電 路 輸 入 輸 入 信 號 電平變換電路1 1 a 3藉此，輸入 本 頁 n_✓ 1 1 信 號 變 換 成 晶 片 内 部 電 源 電平，為C S P的框配線3 (通常相 1 1 當 於 的 接 線 )所傳達到各墊塊1 2作為主信號。 1 1 此 信 5)Κ 輸 入 配 置 於 各 墊 塊1 2中央附近的區 域周逢電路1 3 1 訂 〇 此 後 t 信 號 經 過 區 域 周 邊電路輸入記憶陣 列1 4。 1 I 從 各 墊 塊 12之 記 憶 陣 列 1 4所輸出的資料為 短的資料匯流 I 1 I 排 所 傳 達 到 配 置 於 各 墊 塊 12之區域周邊電路 1 3的輸出鍰衝 1 1 電 路 〇 輸 出 資 料 從 各 區 域 周邊電路上面且配 置於記憶陣列 1 1 4附 近 上 面 的 輸 出 用 起 襯墊4輸出到外部 l 1 在 本 實 施 形 態 方 面 起電極4設於應連接的輸入緩衝 1 f 電 路 或 輸 出 緩 衝 電 路 附 近 上面。因此，可縮 短從隋起襯墊 1 1 1 4_到輸入緩衝電路或輸出緩衝電路的配揭路徑。因而，可 1 1 防 止 在 起 襯 墊 4和輸入媛衝電路或輸出鍰衝電路之間的 1 1 信 號 傳 達 延 S 〇 因 此 » 即 使使半導體記憶體 等大容量化， 1 1 也 可 維 持 高 速 動 作 〇 1 I 此 外 9 為 可 m 短 配 線 路徑，位址設置或 保持餘量也要 1 改 良 〇 Μ 下 9 就 m 事 加 Μ 詳迎說明。 1 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 2们公釐） -23 A7 312Q44 B7 五、發明説明（u) 圖8為例示顯示位址信號之設置時間及保持時間的圖， (請先閲讀背面之注意事項再填寫本頁) 顯示為資料謓出動作時之外部控制信號所要求的設置時間 及保持時間。在D R A Μ方面，分時地給與列位址信號和行位 址信號。此處，只就列位址信號加Μ說明。 參照圖8，對於位址信號，規定列位址選通信號/R AS下 降前使列位址信號成為確定狀態的R Λ S前列位址設置時間 12，规定外部列位址選通信號/ R A S下降後維持該列位址信 號的R A S後列位址保持時間14。此R A S後列位址保持時間14 完畢後，在DRAM方面，在内部開始列選擇動作。 此處，在本實施形態方面，由於可縮短礓起電極和輸入 /輸出緩衝電路的配線路徑，所Μ信號的傳達僅時間T變早 。即，列位址選通信號/ R A S的下降僅時間Τ變早。因此， R A S前列位址設置時間12轉移到t 。即，可使設置時間縮 短。此外，R Λ S後列位址促持時間Ί\轉移到T 3。即，保持 時間的餘量增加。 經濟部中央標準局員工消費合作社印製 此外，在本赏施肜態方面，輸出用碟起襯塾4可配置於 區域周邊電路i 3上面|因此，電氣連接輸出用浲起襯墊4 的輸出緩®電路出可配置於記憶陣列1 4近旁的區域周邊電 路1 3內。因而，如圖9所示，從各墊塊1 2之記憶陣列1 4所 讀出的資料到位於近旁的輸出媛衝器可用短的資料匯流排 1 6轉移。因此•可使存取高速化，可減低各資料信號的異 相，即資料時滯。此外，此構造在多位元構造也可縮短資 料匯流排1 6，所Μ不會因多位元化而存取等劣化。 此外，對於設於主周邊電路1 1肜成領域上的輸人用峰起 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210Χ297公釐） 經濟部中央標準局員工消费合作杜印策 Λ7 B7 五、發明説明（22) 襯墊4，對稱地配置多數墊塊1 2各自。此外，從輸入用暗 起襯墊4延伸到各墊塊1 2之區域周邊電路1 3的配線（包含框 配線3在内）各自對於輸入用飱起襯墊4具有對稱形狀。即 ，從輸入用隆起電極4輸入多數襯墊1 2各自的信號傳達距 離略相同。因此，可使從同一輸入用時起襯墊4輸入各墊 塊1 2的信號異相，即時滯非常小。理想的是，可對於所有 的墊塊1 2使來（¾主周邊電路1 1的控制全部均匀。 此外，主周邊電路1 1和區域周邊電路1 3連接的大部分為 框配線3所完成。此框配線3形成於半導體晶片1的主面上 面。山於半導體晶丨彳1主面上面未形成元件或電路等，所 Μ可大幅確保框配線3的線幅。此外，對於框配線材料的 限制也少，所Κ也可選擇適合配線的材料。因而，和形成 於半導體晶Η内的配線比較，框配線3的阻抗可非常小。 所Μ，用非常小的信號延遲時間可將信號從主周邊電路1 1 轉移到各墊塊1 2之區域周邊電路1 3。此外，利用框配線3 電氣連接主周邊電路1 1和區域周邊電路1 3，所Μ可大幅減 低時間常數。 又•在圖5中，有時框配镍3會交叉。這種情況，藉由形 成圖1 0或圖1 1、圖1 2所示的構造，可保持各框配線的絕緣 。玆就此構造說明如下： 圖1 0為顯示形成於兩個框配線不.Ρ的層上時之構造的概 略截面圖。參照圖]0，上層框配線3 C係使聚酰亞胺樹脂7 a 介在而形成於下層框配線3b上面。由在如此不同的層上形 成框配線3 b、3 c，即使兩個框配線3 b、3 c平面交叉的情況 本紙張尺度適州中國國家標準（CNS ) Λ4規格（2丨0X297公釐） η Γ -2 5 - (請先閲讀背面之注意事項再填寫本頁) -a A7 B7 經濟部中央標準局員工消费合作社印聚 五、發明説明（ 23) 1 1 1 9 也 可 保 持 此 兩 層 框 配 線 3b - 3c的 絕 緣 〇 1 1 | 又 ， 框 配 線 3 c為 聚 酰 亞 胺 樹 脂 7b所 覆 蓋 〇 1 I 圖 1 1和 圖 1 2為 顯 示 兩 個 框 配 線 形 成 於 同 —~~· 層 上 時 之 構 造 請 先 1 1 閲 I 的 概 略 透 視 圖 和 概 略 截 面 圖 〇 參 照 圖 1 1和 圖 12， 在 兩 個 框 讀 背 | I 配 線 3b ' 3 c 的 父 叉 部 具 有 一 方 之 框 配 線 3b 電 氣 連 接 臼 印 片 内 之 注 1 I 意 1 \ 的 配 線 層 2 a 而 缉 過 他 方 之 框 配 線 3 c 下 側 的 構 造 即 穿 接 的 事 項 1 I 再 1 構 造 〇 叉 藉 山 具 有 此 穿 接 的 構 9 即 使 兩 m 框 配 線 3b 3 c 平 填 寫 本 面 交 的 情 況 > \ίι 可 保 持 兩 個 框 配 線 3b、 3 c 的 絕 緣 〇 頁 '—^ 1 1 又 關 於 圖 1 0和 圖 11 12所 示 之 上 述 Μ 外 的 構 造 t 由 於 1 1 和 圖 3及圖4所 示 的 構 造 大 致 同 樣 所 Μ 就 同 一 構 件 附 上 囘 1 1 —- 符 號 省 略 其 說 明 〇 1 訂 [實施形態5 Ί 1 I 圖 1 3為 概 略 顯 示 關 於 本 發 明 '貴 施 形 態 5的半導體封裝之 1 1 I 墊 塊 構 造 的 平 面 圖 〇 參 昭 /、、、 圖 13 因 CSP而择起襯墊4的 配 置 1 1 上 沒 有 限 制 > 所 Μ 各 墊 塊 12可 具 有 供 給 白 由 位 置 電 源 的 怪 X 、· * 起 襯 墊 4c 4e 0 I 1 因 此 9 例 如 可 將 供 給 到 各 墊 塊 12之 區 域 周 邊 電 路 13或 輸 1 I 出 媛 衝 電 路 的 電 源 之 電 源 襯 墊 4 c 4 Θ 各 白 配 置 於 輸 出 媛 JtAl 衝 1 1 1 電 路 或 區 域 周 逷 電 路 的 附 近 上 面 Ο 藉 此 ， 電 源 襯 墊 4 c 4 c 1 和 連 接 電 源 襯 墊 之 輸 出 緩 衝 電 路 和 區 域 周 邊 電 路 的 配 線 路 1 1 徑 變 短 9 所 Μ 可 實 現 電 源 雜 訊 小 的 安 定 低 阻 抗 電 源 〇 1 1 [實胞疋 ί態6 ] 1 I 圖 14為 在 關 於 本 發 明 實 施 形 態 6之半導體封裝方面， 作 1 1 1 為 墊 塊 選 擇 功 能 而 使 用 解 碼 器 時 的 控 制 方 塊 圖 0 參 照 阃 14 1 1 本紙悵尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐） A7 B7 五、發明説明（n) ，在本實胞形態方面，例如在主周邊電路部分設置解碼器 2 2作為墊塊選擇功能。使輸入緩衝電路2 1介在而將墊塊選 擇信號MS輸入此解碼器22。利用此所輸入的信號MS組合， 選擇各墊塊Ml、M2、M3、M4。 利用此晶片選擇功能22 *例如可選擇各墊塊Μ 1、M2、M3 、Μ4之中任何一個。 此外，例如可選擇各墊塊Μ 1、Μ 2、Μ 3、Μ 4的組合。具體 而言，設晶片全體為1 M D R A Μ，W墊塊選擇功能2 2使 512MDRAM成為2個或者使256MDRAM成為4個，使記憶體構造 可自由變化。即，可宛如位元尺寸為可變模組般地構成記 憶體構造。 又，關於因墊塊選擇功能22而成為不選擇的墊塊，切斷 對該墊塊之區域周邊爾路的馆源烘給。因此，與胞加不選 擇墊塊預定電壓而成為備用狀態的情況比較，可減低消耗 電力。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 又，墊塊選擇功能2 2可藉由M C S P之嗜起襯墊從外部給 與墊塊選擇信號MS實現。此外，不設Pi起襯墊時，藉由將 此墊塊選擇信號MS給與形成於CSP之半導艄晶片上的框配 線 > 可控制墊塊選擇功能。 [實施形態7 ] 如 ISSCC91 Dig. of Tech papers ρρ· 108〜109所示， 藉由將D R A Μ之感测放大器用電源線網眼狀地配置於記憶陣 列上面，可使電源胆抗減低而使髙速感測動作實琨。然而 ，這種情況，對配置成網眼狀的感測放大器用電源線使用 本紙張尺度適用中國國家標牟（CNS ) Λ4規格（210Χ297公釐） 27 A7 B7 S12G44 五、發明説明（2：5) 形成於半導體晶片内的鋁配線。此外，這種情況，下層（ 第一層）的鋁配線用於字線的分路器，上層（第二層）的鋁 配線用於感測放大器用電源線和行輸出線。 在上述構造方面，随著積體度上升，感測放大器用電源 線根數會很多，所Μ第二層的鋁配線間距變成嚴格。因此 ，随著感測放大器用電源線的線幅變小，其阻抗上升或行 選擇線的線間容量增加，而產生信號傳達的延遲。 圖15為例示顯示本發明實施形態7的半導體封裝之框配 線配置情況的平面圖。此外，圖1 6為顯示圖1 5的Ρ部之框 配線和感測放大器用的V c c及V s s電源線之配置情況的平面 圖° 參照圖1 5和圖1 6，在本實胞形態方面，形成於半導體晶 片1内的電源線（V c c配線及V s s配線）和形成於半導體晶片1 主面上面的框配線3f、3g配置成網眼狀。此外，框配線3f 和V s s配線在接觸部4 1電氣連接，框配線3 g和V c c配線在接 觸部4 2電氣連接。此外，框配線3 f和3 g各自電氣連接不同 的呤起襯墊4。藉此，控制成將V s s的電位給與框配線3 f， 將V c c的電位給與框配線3 g。 又，電源線（V c c配線和V s s配線）電氣連接形成於感測放 大領域1 8内的感測放大器1 8 a。此感測放大領域1 8設置成 和記憶陣列1 4鄰接。 如此，利用CSP之框配線進行感測放大器用電源線（Vcc 配線和V s s配線）的強化。此框配線3f、3g形成於半導體晶 片1主面上面，半導體晶H1上面未形成元件等等。因此， 本紙張尺度適用中國國家標準（CNS > Λ4規格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁)

，1T 經濟部中央樣率局員工消費合作社印製 -2 8 - A7 B7 經濟部中央標準局員工消费合作社印象 五、發明説明 (2 (； ) 1 1 I 框 配 線 3f 3 8 配 置 的 白 由 度 與 設 於 半 導 體 晶 片 內 的 鋁 配 線 1 1 I 層 等 比 較 非 常 高 〇 因 此 9 即 使 積 體 度 上 升 9 此 框 配 線 層 1 1 的 胆 抗 上 升 也 可 抑 制 » 而 且 行 選 擇 線 的 線 間 容 最 增 加 也 可 請 先 1 1 閲 I 抑 制 〇 靖 背 1 I 面 I 此 外 9 也 可 Μ 不 設 框 配 線 * 而 如 圖 17所 示 1 將 起 襯 墊 之 注 1 1 4f 4g 各 白 直 接 電 氣 連 接 感 測 放 大 器 用 電 源 線 (V s S 配 線 1 項 I 1 Vc c配線） 〇 這 種 情 況 9 可 省 略 框 配 線 所 Μ 可 更 加 減 低 電 填 本 衮 源 阻 抗 0 頁 '—< 1 I [實施形態8 ] 1 1 1 在 晶 片 製 程 完 舉 的 時 刻 未 實 胞 CSP製程 所以需在無框 1 1 配 線 的 狀 態 實 施 晶 片 測 試 〇 此 晶 片 測 試 需 要 探 測 的 習 知 焊 1 訂 片 〇 這 種 情 況 配 置 全 部 的 輸 入 、 輸 出 電 源 用 焯 片 一 事 1 | > 若 考 虛 晶 Η ιΜ 積 的 事 則 會 全 部 否 疋 在 上 述 實 胞 例 列 舉 1 I 來 的 優 點 ΙΊ 1 1 作 為 此 對 策 本 實 施 形 態 具 有 以 下 構 造 :利用在理輯等 丄 所 使 用 的 掃 描 測 試 和 BIST (内部自行測試） 的 組 合 (掃描 f 1 - B 1ST測試） 9 Μ 最 小 限 度 的 焊 片 實 胞 晶 片 测 試 〇 這 種 情 況 L 1 I 的 晶 片 測 試 ， 不 實 施 嚴 格 的 定 時 測 試 等 9 而 實 胞 僅 功 能 動 1 I 作 測 試 和 DC 測 試 的 簡 單 測 試 即 可 〇 1 1 又 $ 闞 於 掃 描 測 試 t 例 如 Mi Γ 0 η Ab r a mo V 1 C ί e t . a 1 • > 1 1 D i g i t a 1 Sy s t e m Te S t in g an d Τ e s t a b 1 e 1 1 De si g η (C 0 ΠΙ P U t e Γ Sc i e n c e Pr e s S出版， 1 990年發行） 等 1 I 所 揭 示 〇 1 I 此 外 » 關 於 BIST ， 例 如 Ye Γ V an t Zo Γ ί an e t . a 1 . • 1 1 本纸張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐） 29 A7 .B7 1----------- •、發明説明（27) (請先閲讀背面之注意事項再填寫本頁)

An Effective BIST Scheme for Ring-Address Type ^lF〇s" Proceedings of 1994 International Test Conference, Paper 17.2, pp 378-387或 Hiroki Koike et. al., "A BIST SCHEME MICROPROGRAM ROM FOR LARGE CAPACITY MEMORIES" Proceedings 〇f 1990 International Test Conference, P a p e r 3 6 . 1，p p 8 1 5 - 8 2 2 或 T . T a k e - s h i m a e t . a 1 ., "A 55ns 16Mb DRAM” 1989 ISSCC Dig. Tech. Pap. V 〇 1 . 3 2 f A M 1 6 . 5 p P . 2 4 6 - 2 4 7 ( 1 9 8 9 )所揭示。 參照圖18，在本賁_形態的掃描-BIST測試方面，若有 V d d、V s s、Vddq ' V s s q、T E、Q的最低6個焊片3 6，則可實 跑晶片測試。此處，Vdd、Vss為周邊電路用電源，Vddq、 V s s q為輸出鍰衝器用電源，τ E為實施掃描-B I S T測試的信 號，Q為測試結果的旗標輸出。 其次，就本實施形態的晶片測試加Μ詳细說明。 經濟部中央標準局員工消費合作社印製 圖1 9為說明本發明實胞形態8的半導體封裝之晶片測試 的方塊圖。參照圖19，首先將ΤΕ的信號輸入上述焊片的一 個。ΤΕ活化，設於半導體晶片内部的振盪器31就活化， DRAM之基本時鐘RAS、CAS、R/W、0Ε等為基本時鐘脈衡發 生器3 2所發生。此外，測試圖案也為測試圖案發生電路3 3 所自動發生。此外，位址也如下發生：為計數電路所依次 遞增，即位址號碼依次移位下去。 這些信號使主周邊電路11動作，接著使區域周邊電路1 3 動作，使記憶陣列1 4活化，進行謓/寫動作。關於來自記 本紙張尺度適用中國國家榡準（CN.S ) Λ4規格（210X297公釐） 30 Α7 Β7 五、發明説明（烈) 測 雙陣 鐘電部 致 號憶 時生外 一 信記 本發從 的 址各。基案略 料 位將to用圖省 資 部係 利試可 出 内35U E 測W 讀 及器 片用所 所 號存Ifi晶利， 意 和 信暫 β 體且生 料 案位λI導而發 資 圖移 f 半，號 入。試，Βίί在生信 寫i測外¾於發址 所 將此 / 由號位 行 ΰ 係。過，信部 。 11Μ34者通 面制内 片 器出的方控及.輝 料 / 存輸料態使案的 資過暫且資形32圖號 的通位憶試胞器試信 14出移記測實生測些 列輸，次之本發使這 陣，又依 1 在衝33與 憶出 方列 脈路給 (請先閲讀背面之注意事項再填寫本頁) 此外，利用移位暫存器3 5可將多數測試資料的通過/失 敗依次輸出到一個輸出用襯墊Q。因此，測試結果的旗標 輸出用焊片9用一個就夠了 ，可減Φ半導賭晶片的焊片數。 在上述掃描-B I S T測試方面，不知道不良位址。然而， 藉由再具餚Μ下機構（例如移位暫存器）：藉由輸入内部位 址信號和來自各記憶陣列1 4的通過/失敗，辨別記錄各記 憶格的不良位址；可將不良位址用小包輸出到襯墊Q。此外 ，若在外部設置解碼器，則也可辨別不良位址，可進行冗 長試驗。 又，在本發明實施形態4方面，各襯墊之區域周邊電路 和主周邊電路Μ框配線連接，但在晶片測試階段無框配線 ，所Μ霈用臨時鋁配線連接。這種情況，時間常數可清除 晶片測試鍰慢的定時測試即可。此外，也需要將各钻媳部 的輸出資料連接焊片9的配線。再者，各逑4周邊電路和 主周逷電路的電源也需要連接的配線。 本紙張尺度適用中國國家橾準（CNS ) Λ4規格（2丨〇 X297公釐） _ 9 , 訂 經濟部中央標準局員工消費合作社印製 312044 Α7 Β7 經濟部中央標準局員工消費合作社印製 五、發明説明（29) 這些配線於CSP製程後變成不霈要，所Μ可用TE信號等 電氣斷開連接即可。此外，幾乎沒有這些臨時鋁配線造成 的晶片面積增大。 [實施形態9] 實施形態8係就最小信號輸入的構造例加Μ說明，但作 為其他構造例，可做Μ下各種變形：例如設置CLK插腳而從 外部給與基本時鐘的方式、追加位址襯墊而給與到位址的 方式或設置輸出不良位址之襯墊的方式等。 [S施形態1 0 ] 必須避免外部插腳有V r e f (基準電位）插腳等而雜訊搭在 V r e f上時，將V r e f的框配線Μ電源的框配線屏蔽顯示於實 胞形態2。然而，電流流到屏蔽V r e f之框配線的電源線時 ，也要考慮在V r e f的框配線產生電流雑訊。 作為避免大的雜訊搭在此V r e f上的方法，有用電流不流 動（前方電流消耗的電路等未連接框配線）的電源線屏蔽 V r e f之框配線的方法。如此用雷洧不流動的鬣源線屏蔽 Vref之堀捣的構造，可如實胞形態2(圖2)所述地簡單構 成。 [實施形態Π ] 圖2 0為關於本發明實胞形態1 1的半導體封裝概略平面圖 。參照圖20，在CSP方面，不管是否連接著框配線，可在 妇嚷的表面全面各自分離配置多身嗲起襯墊端子。藉由如 此全面配置導電性的峰起襯墊端子，可提高ί彳嘥的够熱性 ，藉此可降低熱電阻。 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210Χ297公釐） 312044 A7 B7 五、發明説明（:川） 經濟部中央標準局員工消費合作社印製 此外，使不電氣使用的？t起觀墊表面絕緣塗佈，也可在 和板之間保持絕緣性。 又，此陰起襯墊端子不僅U墘表面，&可Μ配置於背而 。藉由如此在封裝表及背面雙方設置碭起襯墊，可更加提 高幻桨的敗熱性。 [實施形態1 2 ] 通常，記憶體伴随大容量化而測試時間增大，所Μ例如 引進線路測試或多位元並行測試等測試横態。這種情況， 並不是可用測試横態代用全部的測試。 例如圖2 1所示，引進測試横態時，霜要設置實現此測試 模態的測試電路5 3。因此，測試時的存取路徑成為Μ通過 測試電路53之箭頭Α所示的路徑。對於此，通常的存取時 ，成為通過解碼器5 ]和I / 0電路5 2之Μ箭頭B所示的路徑。 如此，通常存取時和測試時的存取路徑不同，所Μ要測 定存取時間等，不能使用測試模態。 另一方面，雖然伴隨大容量化而進行多位元化，但這種 情況，每一 [/ 0的位元數卻不變大。因此，測試時間的增 大雖可抑制•但测試時的比較器數需要多數，受到測試器 同時測定個數限制，測試效率會劣化。作為此對策，採取 了 Μ下方式：使輸出到各I / 0的資料退縮而送到一個I / 〇， 以使測試效率提高。 然而*此構造也是通常輸出時和退縮I / 〇時的存取路徑 不同。 另一方面，在本莨施形態4說明的晶片構造，如圖5所示 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標隼（CNS ) Λ4現格（210X297公f ) 33 A7 經濟部中央標準局員工消費合作社印製 B7五、發明説明（31) >係對於輸入隆起電極4對稱地配置各墊塊1 2。此外，圖5 所示的半導體積體電路例如為1G D R A Μ旦1 6 M b i t x 6 4構造 時，各墊塊〗2的各自成為16M bitx 16構造，具有同一構 造。如此對稱地配置各墊塊1 2的各自且具有同一構造，所 Μ到各墊塊12的存取時間略相同。因而，測定存取時間時 ，若僅一個墊塊1 2測定存取時間，則無需測定其他墊塊的 存取時間。因而，如圖22所示，比較器立t涫多數垫塊 12之中任何一個墊塊12即可，比較器數1/4就行了。 如此，使存取路徑相同，能夠I/O的虛擬退縮測試，旳 8?使D R A Μ的大容量進展，存取時間等的測定測試也·可容易 地實現。 [實狍形態1 3 ] 一般上搭載記憶體之半導體封裝的插腳數比較於搭載邏 輯變數為少。因此，記憶體係有如過去DI P ( D u a卜I n L i n e )所代表似地由半導體封裝的兩側面搭載於插腳突出之類 型的半導體封裝。 然而，今後因記憶體的高度集積化，記憶體的插腳數增 加。翮於這補高度集積化之記憶體，能考慮由如Q F P ( Quad Flat Package)之半導體封裝的4側面搭載於插腳突 出之類型的半導體封裝。可是，即使使用該Q F P等，有如 在實胞形態4中記憶體的說明1W地因階層化高度集積化更 進一步之場合時，產生Μ下的問題點。 首先依據階層化，為了更增加於記憶體之必要的插腳數 ，多數的導線成為必要，必然地半導體的尺寸變大。 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度逋用中國國家標準（CNS ) Α4規格（2丨0·〆297公釐） 34 - S12044 A7 B7 五、發明説明（32) 而且，應該抑制半導體封裝的尺寸增大，但一使導線間 的間距變小，於導線之間就產生很大的電容量。 在此之本實施形態中表示能解決該等間題之CSP構造以 外的半導體封裝。 圖2 3係概略地表示B G A構造的半導體封裝的構成。參考 圖2 3，半導體晶片1 0 1係藉由雙焊接環氧樹脂1 0 7固接於印 刷配線電路板1 0 5。該半導體晶片1 01的墊襯（無法圖示）係 於設於印刷配線電路板1 〇 5的表面之電路板配線1 0 3 b，通 過焊接繞線1 0 3 a做電氣的連接。電路板配镍1 0 3 b係通過設 於印刷配線電路板1 0 5之通孔1 0 6於位於褢面之焊錫隆起 1 0 4做電氣的連接。係印刷配線電路板1 0 5的褢面，而於焊 錫隆起1 0 4所形成之領域Μ外形成焊接抵抗1 0 8。藉由半導 體為片101、焊接镜線103a、連接配線103b、及造模材料109 而被封止注。 遒有，印刷配線電 路板1 0 5雖係於圖2 4所示之複數個 導電層1 0 5 a〜1 0 5 J，但如圖2 5所示地具有挾絕緣層1 0 5 e〜 經濟部中央標準局员工消費合作社印聚 1 0 5 i於其間而加Μ積層之多層構造。而旦於通孔1 〇 6内將 埋入導電層1 1 1埋進去。 邋有，導電層105a與105d係於通孔106所設置領域Μ外 的全面所形成，被做為GND電位。 B G Α構造的半導體封裝係於隆起電極（焊錫隆起）1 (Μ Μ電 氣連接於電路板之點中與C S Ρ構造的半導體封裝接通。 CSP構造的半導體封裝係具有與半導體晶片相同程度的 尺寸。該半導體晶Η的尺寸大小因各個公司而不同，因此 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210Χ297公釐） (請先閱讀背面之注意事項再填寫本頁) -35 - 五、發明説明（33 ) A7 B7 難配 困刷 是印 化用 準使 標正 寸因 尺係 的裝 裝封 封體 體導 導半 半的 的造 造構 構GA p B S C , 的此 司於 公對 各針 將。 要的 司 公 各 將 5 ο n 板 路。 電易 線容 配很 刷得 印變 化 準 藉標 Μ 寸 所尺 , 的 故裝 之封 板體 路導 電半 線的 板 路 {ST 樓 HR 導 半 於 係 因 中 裝 封 體 導 半 的 造 構 P S C 在 且 而 故 之 極 電 起 隆 成BG 形在 上 ， 面此 成於 肜對 所針 件 C 元力 的應 上 加 件 元 於 易 容 很 件 元 於 因 中 裝 封 植 専 半 的 造 構 件 元 於 難 很 Μ 所 故 之 極 質 起 隆 置 設 圍 周 面 褢 的。 面力 成應 形上 所加 且 而 與 有 具 係 因 ’ 板故 路之 電成 線形 配地 刷 面 印全 ΛΖ Id 5 層 電 導 之 位 電 層 電 導 等 此 被 所 5C/ ο 11 與 (請先閲讀背面之注意事項再填寫本頁) 層 電 導 之 住 挾 因 ο 蔽 遮 被 地 可 氣成 電變 為低 成減 份訊 K. f. ώ 口 雜 電之 導5C 他10 其 、 對5b 針10 儀 層 5C電 10導 、 到 5 達 能 晶 體 導 半 之 裝 封 樓 導 半 的 造 構 A G B 該 如 於 載 搭 就 次 其 半 之 裝 封 體 導 半 於 載 搭 中 3 11 態 形 胞 實 。 的 明 明 說發 Μ 本 加在 成偽 I 6 構 2 的 圖 片 經濟部中央標準局員工消費合作社印製 圖 面 平 略1111 概塊路 之墊電 示個逷 所U4周 置㈣主 %有_ 面： 0 具 平 & 路 ^ i S jVt 11 片10邊 晶 Η 周 體晶主 導體之 間 之 2 IX 1A 塊 S 個 各 圖 考 參 1 於 塊置 墊配 個地 各似 該形 制字 控十 及如 、 係 見者 起示 便表 方地 明以 說部 ， 央 中中 6 ] 2 的 圖形11 於字塊 ， 十墊 有於個 還置各 位 列 U— PI 億 記 有 具 係 本紙張尺度適用中國國家標準（CNS > A4規格（2丨0'〆297公釐） 如 係 ix 1X 路 電 邊 周 主 之 應 對 相 制 控 了 為 及 36 312044 at B7 經濟部中央標準局員工消費合作社印袋 五、發明説明（U 1) 記憶陣列1 1 4的局部周邊電路11 3。 為該4個墊塊1 1 2及主周邊電路1 1 1的形成領域的外周領 域而於半導體晶片1 0 1的主表面設置著襯墊1 0 2 a、1 0 2 b。 襯塱1 0 2 a係為了輸入控制晶片全體之信猇之襯墊，於主周 邊電路1 1 1直接連接著。該襯墊1 0 2 a係半導體晶Η 1 0 1的外 周領域，配置於由主周邊電路111來為最短矩離之位置。 因此，能防止由襯墊l〇2a向主周邊電路信號輸入的劣化。 而且襯墊1 0 2 b係為了輸出入控制各個墊塊之信號之襯墊 ，於局部周邊電路113直接連接著，該襯墊102b係由所有 的襯墊102b與局部周邊電路113相連接之各配線約略成為 相同配線長似地配置著。因此，傳達於各個襯墊l〇2b與局 部周邊電路之間的各信號的相位偏移，能夠將所謂的歪斜 (S k e W )變得非常小。 遒有，各涸襯墊1 〇 2 a、1 0 21^正配置於半導體晶片1 0 1的 外周領域，係如圖23所示地在BG A構造的半導體封裝中藉 由焊接繞線1 0 3 a引起襯墊與電路板配線被連接起來。 複數個墊塊Η 2的各個係對於複數個主周邊電路1 1 1的位 置成對稱W地配置著。而且複敝個墊塊Π 2的各個與複數 個襯墊1 0 2 a < 1 0 2 b的各個，係對於半導體晶片1 0 1的中心 部成對稱Μ地配置著。因此，由主周邊電路輸入到各墊塊 之信號的博達距離使其相同變為容易。 而且於墊塊1 1 2内，複數個記憶陣列1 1 4的各個餘對於局 部周邊電路1 1 3的位置成對稱似地配置著。而且，墊塊1 1 2 内的複數個記憶陣列1 1 4的各個係對於墊塊11 2的中心點成 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X 297公釐） -37 - 五、發明説明（35) A7 B7 經濟部中央榡準局員工消費合作社印繁 對稱地配置著。因此，由局部周邊電路1 1 3輸入到記憶陣 列11 4之信號的傳達距離使其相同變為容易。 在本實胞形態的半導體封裝中，因係採用B G A構造，為 了與外部的接頭連接故設置著焊錫隆起1 〇 4。該tS錫隆起 1 0 4係能夠配置於半導體晶片的表面全面。因此，即使搭 載如於圖26所示地已被階層化及被高度集積化之動態随機 記憶體（D R A Μ )於半導體封裝之情形下•也能防止如Q F P等 Μ地半導體封裝的尺寸變得又大，又於導線間產生大的電 容量。 而且埋接襯墊1 0 2 b與局部周邊電路1 1 3的輸出媛衝器之 配線125M及連接襯墊102b與局部周邊電路113的輸出緩衝 器1 2 2之配線，係如圖2 7似地於半導體晶片1 0 1内由半導體 電路板12】的表而被配置於最上層。因此，配線U5係變成 形成於比連接於記憶陣列1 1 4内的各記憶體元件之配線1 2 3 、1 2 4遨上層。因此，該等配線1 2 5係能>乂由襯墊1 0 2 a、 1 0 2 b向應該連接之位置之直線最ϋ麒來诳覃。由此可防 止配線層1 2 5内之資料的劣化。 而且如寊施形態6中所說明IW地，藉由使用墊塊選擇功 能之解碼器，能夠從各個墊塊112中選擇特定的墊塊112, 而且能夠Μ設定數目選擇墊塊11 2的組合。具體而言，晶 片全體做為1 M D R Λ Μ的話，Μ墊塊選擇功能，將5 1 2 M D R A Μ設 成2個，而將2 5 6 M D R Λ Μ設成5個等等£1由地能將記憶體構成 加以變化。也就是，能將記憶體構成宛如位元大小為可變 之模組（Μ 〇 d u 1 e ) feU也加Μ構成。 (請先閱讀背面之注意事項再填寫本頁) 本紙悵尺度適用中國國家標準（CNS ) Λ4规格（2丨ΟΧ297公釐） 38 五、發明説明（：JG) A7 B7 經濟部中央標準局員工消費合作社印繁 堪有，關於藉由墊塊選擇功能做為非選擇之墊塊1 1 2， 對此墊塊1 1 2的局部周邊電路1 1 3的供應電流被切斷，因此 ，與加上設定電壓於非選擇之墊塊η 2而做為起始狀態之 埸合相比較下，能夠減低消費電力。 而且在關於本實胞形態之半導體封裝中，如圖28所示地 不管是否Μ霜氣連接於半導體晶片1 0 1的襯墊1 0 2 a、1 0 2 b ，能夠將複數個焊錫隆起104各別地分離而配置於封裝的 表面全面。藉由全面地配置如該導電性之焊錫隆起1 〇 4 · 除了能提高封裝的放熱性外，而且能降低熱抵抗。 谡有，圖2 8係從圖2 3的箭頭所指A方向來看之半導體封 裝的平面圖。 遒有未Μ電氣連接襯墊之焊錫隆起1 (M係如圖2 9所示地 若將導電層介入於印刷配線電路板1 〇 5的表面上而形成的 話則是很好。 而且將未Μ電氣來使用之焊錫隆起1 0 4的表面做闼緣披 覆，也有可能保持與電路板之間的絕緣性。 而且在本實施形態的半導體晶片構成中，如圖26所示地 墊塊1 1 2係對於主周邊電路1 U成對稱地配置著，且各個墊 塊Π 4具有相同之構成。因此，如實施形態中所說明地， 如圖2 2所示地藉由連接解碼器於僅只一個墊塊11 2 *能夠 測量對各墊塊的出入時間。 這次所揭示的實施形態應看作在所有之點都是例示，而 不是限制。本發明的範圍意圖是，不是上述的說明而是為 申請專利範圍所表示，包含和申請專利範圍均等的意思及 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家榡準（CNS ) Α4规格（210X297公釐） 39 312044 經濟部中央標準局員工消費合作社印製 Λ7 B7__五、發明説明（:丨7) 在範圍内的所有變更。 [圖式之簡單說明] 圖1為概略顧示本發明實施形態1之半導體封裝構造的平 而圖。 圖2為概略顯示本發明實胞形態2之半導體封裝構造的平 面圖ΰ 圖3為顯示一般CSP構造的部分截面圖。 圖4為概略顯示本發明實施形態3之半導體封裝構造的部 分截面圖。 圖5為概略顯示本發明實施肜態4之半導體封裝構造的平 面圖。 圖6為將圖5之墊塊擴大顯示的概略平面圖。 圖7為顧示從垮起襯墊到區域周邊電路之連接狀態的方 塊圖。 圖8為例示顯示位址設置保持餘量的圖。 圖9為將圖5之墊塊部擴大顯示的概略平面圖。 圖1 0為形成於框配線層互相不同之層上時的部分截面圖。 圖1 1為顯示Μ所謂的穿接所構成之框配線層構造的概略 透視圖。 圖1 2為顯示Κ所諝的穿接所構成之框配線層構造的部分 截面圖。 圖1 3為將本發明實胞形態5的半導體封裝之墊塊擴大顯 示的概略平面圖。 圖1 4說明墊塊選擇功能的方瑰圖。 —本纸ί艮尺度適用中國國家標準（CNS ) Λ4规格（210X 297公釐） ^ λ -40 一 (請先閱讀背面之注意事項再填寫本頁) B12044 A7 B7 五、發明説明（:】4) 配 框 之 裝 SOT 封 體 導 半 的 7 態 形 胞 實 明 發 本 示 。 顯圖 略面 概平 為 5£一 15造 圖構 線 圖 面 平 分 部 的 示 顧 大 擴 部 線 源 電 用 器 大 放 測 感 接 連 氣 電 接 直 墊 襯 之起 5 I 4 圖示 將顯 為為 6 7 II 1 圖 圖 顯 別 特 面 方 裝 封 禮 導 半 之 8 態 形 。 施 Μ 81 實 面明 平發 分本 部在 的為 況18 情圖 之 描 掃 之 裝 封 體 導 圖半 的 面 8 平態 略形 概 _ 的實 態明 狀發 置本 配明 墊說 襯為 接19 焊 圖 示 顯 別 特 面 方 裝 封 體 導 半 之 11 態 形 施 實 明 。 發 圖本 塊在 方為 的 2 試圖 測 路 取 存 之 時 試 測 和 取 0 存 圖 常 面通 平時 略態 概償 的試 況測 情進 置 3 配明 墊說 襯為 起 2 ft圖 示 造 構 A G B 。 示 圖表 塊地 方略 的概 況中 Ϊ 3 情 1 之態 塊形 塾 接施 連實 器的 。 較明 圖比發 塊示本 方顯在 的為為 !P 2 3 1Ξ. 2 2 不圖圖 徑 之 成 構 的 層 電 導 各 之 5 ο 1X 〇 板 圖 路 面電 剖線 之配 成刷 構印 的成 裝構 封 示 體表 導24 半圖 的 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 半 之 。 裝 圖封 面體 剖導 略半 概於 之載 示搭 所中 成13 構態 的形 板胞 路實 ΙξίΠΓ ό. 線明 配發 。 刷本 圖印在 視為為 4 5 6 斜 2 2 略圖圖 概 形 内 片 晶 於 線 配 〇 之 圖路 面 電 平邊 之周 示部 所局 成與 構墊 置襯 布接 ••Π iali ffi W 平明 的說 Η 為 晶 2 體圖 導 是 特 裝 封 體 導 半 於 中 3 11 態 形 施 0 實 圖 的 式明 橫發 的本 層在 上為 最 2 在圖 成 本紙悵尺度適用中國國家橾準（CNS > Λ4規格（2丨0X297公釐） 4 五、發明説明（U) A7 B7 焊錫隆起的配置狀態所示之概略平面圖。 圖29為未Μ電氣連接於瀬墊之焊錫隆起的構成所示之概 略剖面圖。 圖30為顯示一般CSP構造的透視圖。 圖31為顯示一般CSP構造的平面圖。 [元件編號之說明] 1 半導體晶Μ ， 2……焊接襯墊 3……框配線， 6......鈍化膜， 2 a......導電層1 4……隆起電極， 7……聚酰亞胺膜 8……緩衝鍍膜， 11……主周邊電路 12......塾塊* 13......區域周邊電路· 14……記憶陣列， 16……資料匯流排 22……解碼器， 31……振盪器， 32……基本時鐘脈衝發生器， 3 3……測試圖案發生電路 3 4' 35......移位暫存器， ---------0^.— (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局貝工消費合作社印聚

3 6 SR 焊接襯墊， 54 感測放大領域， 比較器 MR......記憶格領域， Vcc......電源電位觀塾 V s s……接地電位糊塾， D L......電源配線。 本紙張尺度逋用中國國家標準（CNS ) Λ4規格（2!0'〆297公釐） 42 -

Claims (1)

1. ABCD 經濟部中央標準局員工消費合作社印製 六、申請專利範圍 1 1 | 1 , —· 種 半 導 體 封 裝 r 係 複 數 個 具 備 為 Μ 於 具 有 半 導 體 積 1 1 1 體 電 路 的 半 導 體 晶 片 的 主 面 上 為 了 與 外 部 的 接 頭 相 連 接 所 —. 1 I 形 成 隆 起 電 極 9 為 了 與 j-/. 刖 述 半 導 體 積 體 電 路 相 連 接 於 刖 述 請 先 閲 背 面 之 注 1 1 I 半 導 體 晶 Η 所 形 成 襯 墊 及 VX 電 氣 連 接 於 刖 述 襯 墊 與 刖 述 1 1 隆 起 電 極 之 間 之 連 接 配 線 所 構 成 之 外 部 連 接 用 配 線 體 其 1 I 意 1 持 激 為 刖 述 半 導 體 m 體 電 路 係 具 有 複 數 個 記 憶 體 墊 塊 、 事 項 I 1 及 為 了 分 削 複 數 個 刖 述 記 憶 體 墊 塊 且 獨 立 各 個 •ΧΛ· 月，J 述 記 憶 體 填 寫 本 ς 墊 塊 而 加 以 控 制 之 主 周 邊 電 路 9 頁 V_^ 1 1 A·/· 月 述 記 憶 體 墊 塊 係 具 有 複 數 個 記 憶 體 陣 列 及 為 了 分 割 1 1 複 數 個 刖 述 記 憶 體 陣 列 且 獨 立 各 個 月U 述 記 憶 體 陣 列 而 加 Μ 1 1 控 制 之 局 部 Μ 邊 雷 m 〇 1 訂 2 . 如 串 請 專 利 範 圍 第 1項之半導體封裝 前述連接配線 1 1 係 >λ 眧 像 製 版 於 前 述 半 導 體 晶 片 的 主 面 上 所 形 成 〇 1 1 | 3 . 如 Φ 請 專 利 範 圍 第 1項之半導體封裝 在前述半導體 I 1 晶 片 的 前 述 襯 墊 所 形 成 之 面 的 褢 面 周 圍 再 具 備 有 固 接 刖 述 L 半 導 體 晶 Η 之 電 路 板 於 刖 述 電 路 板 的 刖 述 半 導 體 晶 Η 所 1 固 接 之 面 的 襄 面 周 圍 配 置 有 J 1. 刖 述 隆 起 電 極 刖 逑 隆 起 電 極 1 與 刖 逑 襯 墊 係 通 過 設 於 -Χ>«· 刖 述 電 路 板 之 孔 電 氣 相 連 接 住 〇 1 1 I 4 . 如 請 專 利 範 圍 第 3項之半導體封裝 複數個前述記 I 1 憶 體 墊 塊 與 Λ-t- m 述 主 周 邊 電 路 為 所 配 置 之 領 域 的 外 周 領 域 而 1 1 於 前 述 半 導 體 晶 片 的 主 表 面 配 置 有 複 數 個 A 刖 述 m 墊 f 於 月U 1 ί 述 主 周 邊 電 路 Μ 電 氣 相 連 接 之 月|J 逑 襯 墊 為 Λ-.ί· 刖 述 外 周 領 域 内 1 I 而 正 配 置 於 距 離 前 述 主 周 邊 電 路 大 略 為 最 短 之 位 置 〇 ) 1 I 5 . 如 m 專 利 範 圍 第3項之半導體封裝 各個複數個記 1 1 本紙張尺度適州中闼國家標华（CNS〉Λ4規格（210X297公f ) AB B8 C8 D8 六、申請專利範圍 憶體墊塊與各個複數個前述襯墊係對於前述主周邊電路成 對稱以地配置著。 6 .如申請專利範圃第3項之半導體封裝，從以電氣連接 於前述主周邊電路之各個複數個前述襯墊輸出入於前述主 周邊電路之各信號的傳達距離大略相同，從各個複數個前 述主周邊電路輸出入於前述局部周邊電路之各信號的傳達 距離大略相同。 7 .如申請專利範圍第4項之半導體封裝·於複數個前述 記憶體墊塊褢的特定記憶體墊塊的前述局部周邊電路Μ電 氣相連接之複數個前述襯墊為前述外周領域内*係沿著前 述特定記憶體墊塊的外形配置著。 8 .如申請搏利範圃第3項之半導體封裝，將前述局部周 邊爾路與前述襯墊相結線之配線層以及將前述主周邊電路 與前述襯墊相结線之配線層偽在前述半導體晶片内所形成 之所有的配線層中從半導體電路板正形成於最上層。 經濟部中央標準局貝工消費合作社印製 (讀先閱績背面之注意事項再填寫本頁) 9 .如申請專利範圍第3項之半導體封裝，前述主周邊電 路係選擇複數個前述記憶體墊塊褢之任一個而做成可Μ動 作之狀態之同時，具有為了將向非選擇的前述記憶體墊塊 内的前述局部周邊電路的供應镱電源切斷之墊塊選擇電路。 10.如申請專利範園第3項之半導體封裝，前述主周邊電 路係選擇應該選擇之前述記憶體墊塊的個數，將此被選擇 之個數的前述記憶體墊塊做成可Μ動作之狀態之同時，具 有為了將向非選擇的前逑記憶體墊塊褢的前逑局部周邊電 路的供應電源切斷之墊塊選擇電路。 本紙張尺度適用中國國家榡準（CNS ) Λ4規格（210X297公釐） 〇 4 4 20 1 5 ABCD 六、申請專利範圍 11 .如申請專利範圍第3項之半導體封裝·於複數個前述 隆起電極係含有與前述襯墊未Μ電氣相連接之隆起電極。 1 2 .如申請專利範圍第3項之半導體封裝，於測試横態時 從前述記憶體墊塊選擇設定數之記憶體元件•辨別前述設 定數之記憶體元件的埵輯一致/不一致，輸出此辨別結果 的比較器係僅於複數個前述記憶體墊塊褢的其中一個相連 接著。 --------— (請先閱璜背面之注意事項if填寫本頁) 訂 經濟部中央標準局員工消費合作社印製 3 本紙張尺度適用中國國家標準（CNS〉Λ4規格（210X 297公嫠）