TW202425338A

TW202425338A - 具有溝槽內隔離層之閘極全環場效電晶體及其製造方法

Info

Publication number: TW202425338A
Application number: TW111146434A
Authority: TW
Inventors: 白祿賢; 鄭珍洙; 尹俊植
Original assignee: 南韓商三星電子股份有限公司
Filing date: 2022-12-02
Publication date: 2024-06-16

Abstract

本發明揭露一種閘極全環場效電晶體，該電晶體可抑制基材下端擊穿現象、及電流從該源極區/汲極區直接洩漏到該等通道下端的發生，還可藉由形成溝槽內隔離層(TIS)促成基材散熱，從而防止源極區/汲極區雜質擴散到基材中；及揭露一種用於製造其的方法。

Description

具有溝槽內隔離層之閘極全環場效電晶體及其製造方法

本發明係有關一種具有溝槽內隔離層之閘極全環場效電晶體及其製造方法。

諸如FinFET及閘極全環(gate-all-around, GAA)場效電晶體之各種3D結構裝置目前正研究中，以藉由開發3D結構半導體裝置來克服短通道效應。

其中，3D閘極全環(GAA)場效電晶體是指通道的所有四側係由閘極環圍的結構。不像FinFET，在GAA場效電晶體中，其可堆疊通道。因此，雖然增加通道數量，但FET佔用的基材下端部分的面積並沒有相對增加。因此，GAA場效電晶體有優勢實現小型化，並易於控制通道寬度及通道數量。

在習知GAA電晶體的製程中，進行凹部蝕刻製程以形成一源極區/一汲極區。在此蝕刻製程中，由於製程變化而無意發生過度蝕刻現象。此時，T _SD表示過度蝕刻源極區/汲極區凹部厚度。

本發明人透過非專利文獻1和2提出針對NSFET中有關此問題的解決方案。根據這些文獻，揭露了T _SD越深，則源極區/汲極區中更多雜質擴散到基材，因此，由於擊穿現象，使得在不受閘極控制的通道下方部分會產生大量的漏電流。

T _SD越深，則產生更大的漏電流和寄生電容。特別是，揭露了由T _SD所引起的漏電流導致靜態功率消耗嚴重增加，並在嚴重的情況下，導致其無法發揮半導體裝置作用的嚴重問題。

為了防止由於過度蝕刻的源極區/汲極區凹部造成的漏電流，本申請人透過專利文獻1提出了在源極區/汲極區下埋入氧化物(buried oxide, BOX)沉積絕緣體（SiO ₂或Si ₃N ₄）的BOX方案技術。然而，當在此BOX方案技術中於源極區/汲極區下方沉積絕緣體時，由於絕緣體的導熱係數低於Si的導熱係數，因此難以透過Si基材釋放裝置中產生的熱量，導致裝置惡化。

（專利文獻 1）韓國專利案第10-2133208 B1號（2020年7月14日獲證專利）。

（非專利文件1），由Jun-Sik Yoon等人在2019年3月14日，IEEE Access期刊Vol. 7中第38593-38596頁名稱「具有新月形內隔離層和隔離源極/汲極區的無擊穿阻擋層奈米片FET(Punch-through-stopper Free Nanosheet FETs with Crescent Inner-spacer and Isolated Source/drain region)」。

（非專利文獻2）J. Jeong, J.-S. Yoon、S. Lee和R.-H. Baek在2020年2月，IEEE Access期刊Vol. 8中第35873-35881頁名稱「用於亞5奈米世代SoC應用的矽奈米片FET上的源極和汲極凹部深度變化的綜合分析(Comprehensive Analysis of Source and Drain Recess Depth Variations on Silicon Nanosheet FETs for Sub 5-nm Node SoC Application)」。

技術問題

本申請人研究在無顯著改變現有製程的情況下，能夠形成具有各種結構的裝置，以有效防止漏電流，同時達到透過基材釋放熱量的效果。因此，相較於BOX方案技術，在形成溝槽內隔離層連接到內隔離層時，可同時確保抑制漏電流和透過基材釋放熱量的效果，而不管過度蝕刻的TSD。

因此，本發明之一目的在於提供一種具有溝槽內隔離層的閘極全環場效電晶體及其一種製造方法。 技術解決方案

本發明的一實施例提供一種閘極全環場效電晶體，其包括：一基材，其上形成具有一溝槽結構的第一凹槽及第二凹槽；一源極區/一汲極區，其在基材上彼此間隔開形成；複數個通道，其連接該源極區/汲極區；複數個閘極疊層，其具有圍繞該等通道之中至少一些者之周邊的閘極全環(GAA)結構；多個第一內隔離層，其包括在該源極區/汲極區與該閘極疊層之間；多個第二內隔離層，其位於複數個通道中的最下面通道的底部，並包括在該源極區/汲極區與一最下面閘極疊層之間；及多個溝槽內隔離層(trench inner spacers, TIS)，其連接到該等第二內隔離層並垂直延伸到第一凹槽及第二凹槽的內部。

本發明另一實施例提供一種閘極全環場效電晶體，該電晶體包括：一基材；一擊穿阻擋層(punch through stopper, PTS)，其位於該基材上，並在其上形成具有一溝槽結構的第一凹槽及第二凹槽。一源極區/汲極區，其在該擊穿阻擋層(PTS)上彼此間隔開形成；複數個通道，其連接該源極區/汲極區；複數個閘極疊層，其具有圍繞該等通道之中至少一些者之周邊的閘極全環(GAA)結構；多個第一內隔離層，其包括在該源極區/汲極區與該等閘極疊層之間；多個第二內隔離層，其位於該等複數個通道中最下面通道的底部，並包括在該源極區/汲極區與一最下面閘極疊層之間；溝槽內隔離層，其連接到該等第二內隔離層並垂直延伸到第一凹槽及第二凹槽的內部。

此時，在基材的第一凹槽與第二凹槽之間的一部分的厚度可相同或不同於該基材的其他部分的厚度。

此外，溝槽內隔離層的高度H _TIS可滿足下示數學式1。

[數學式1]

H _TIS= T _SD+ L _IS

其中H _TIS是TIS相對於接觸該源極區/汲極區的TIS側壁的垂直長度，T _SD是過度蝕刻的源極區/汲極區凹部深度，且L _IS是該第二內隔離層的水平長度，並等於從接觸該源極區/汲極區的TIS側壁上沿垂直方向的最低點到位於該源極區/汲極區底部上的該基材頂面之垂直長度。

具體而言，T _SD可為0 nm（奈米）至200 nm。此外，L _IS可大於0 nm且不超過100 nm。

此外，溝槽內隔離層可包括一或多個選自於以下所組成群組中的絕緣材料：SiO ₂、Al ₂O ₃、HfO ₂、ZrO ₂、Si ₃N ₄及鈣鈦礦氧化物。

本發明的又另一實施例提供一用於製造閘極全環場效電晶體的方法，該方法包括以下步驟：進行圖案化，以在基材的一側的頂部形成一溝槽結構性凹槽；形成交替配置於該基材上的複數個通道及犧牲層；形成一淺溝槽隔離(shallow trench isolation, STI)區並圖案化該等通道及犧牲層；形成一假性閘極；垂直蝕刻該等通道及犧牲層，以形成一源極區/一汲極區；選擇性蝕刻犧牲層接觸通道之一部分；在基材的溝槽結構性凹槽內部上及選擇性所蝕刻犧牲層的蝕刻區上沉積一絕緣材料，以形成內隔離層及溝槽內隔離層，所述溝槽內隔離層連接到該等內隔離層並垂直延伸到形成於基材中的溝槽結構性凹槽的內部；藉由一選擇性磊晶生長製程形成一源極區/一汲極區；及形成一替代金屬閘極。

本發明的又另一實施例提供一用於製造閘極全環場效電晶體的方法，該方法包括：在基材上形成一擊穿阻擋層(PTS)；進行圖案化，以在該擊穿阻擋層(PTS)的一側的頂部上形成一溝槽結構性凹槽；形成交替配置於該擊穿阻擋層(PTS)上的複數個通道及犧牲層；形成一淺溝槽隔離(STI)區並圖案化該等通道及犧牲層；形成一假性閘極；垂直蝕刻該等通道及犧牲層，以形成一源極區/一汲極區；選擇性蝕刻犧牲層接觸通道之一部分；在該擊穿阻擋層(PTS)的溝槽結構性凹槽內部上及選擇性蝕刻犧牲層的蝕刻區上沉積一絕緣材料，以形成內隔離層及溝槽內隔離層，所述溝槽內隔離層連接到該等內隔離層並垂直延伸到形成於該擊穿阻擋層(PTS)上的溝槽結構內部；藉由一選擇性磊晶生長製程形成一源極區/一汲極區；及形成一替代金屬閘極。

此時，相較於接觸基材中犧牲層的區域，當垂直蝕刻該等通道及犧牲層時，可額外蝕刻形成該源極區/汲極區的區域。

此外，可形成溝槽內隔離層的高度H _TIS以滿足下示數學式1。

[數學式1]

H _TIS= T _SD+ L _IS

具體而言，T _SD可為0 nm至200 nm。此外，L _IS可大於0 nm且不超過100 nm。

此外，可透過沉積一或多個選自於SiO ₂、Al ₂O ₃、HfO ₂、ZrO ₂、Si ₃N ₄及鈣鈦礦氧化物所組成群組中的絕緣材料來形成溝槽內隔離層。 優勢效應

根據本發明的含有溝槽內隔離層(TIS)的GAAFET裝置可使用TIS來防止漏電流發生在無法受到閘極控制的通道下方。

此外，由於隨著源極區/汲極區凹部變深，使得溝槽內隔離層的深度亦同時變深，因此存在源極區/汲極區凹部製程變量的穩健性。

此外，先前已經發明了藉由在源極區/汲極區的下端上沉積一介電層來防止通道下方部分漏電流的技術，但相較於先前的發明，本技術具有優勢在於熱量很容易釋放到基材上。

此技術可應用於所有使用三維GAAFET裝置的半導體產品，並可預期藉由降低漏電流降低功率消耗及源極區/汲極區凹部製程變量的穩健性來提高生產良率並降低成本。

此外，由於形成溝槽內隔離層(TIS)的溝槽圖案化製程是在裝置製程開始時進行，因此可精確控制圖案化的一致性，使得存在的優勢在於技術應用可能性及完整性非常高。此外，對於其他的製程，可不做任何改變來利用現有的處理製程。在這方面，應用本技術的可能性亦很高。

實現本發明的最佳模式

本發明的一實施例提供一閘極全環場效電晶體，該電晶體包括：一基材，其上形成具有一溝槽結構的第一凹槽及第二凹槽；一源極區/一汲極區，其在該基材上彼此間隔開形成；複數個通道，其連接該源極區/汲極區；複數個閘極疊層，其具有一圍繞該等通道中至少一些者之周邊的閘極全環(GAA)結構；多個第一內隔離層，其包括在該源極區/汲極區與該等閘極疊層之間；多個第二內隔離層，其位於該等複數個通道中最下面通道的底部，並包括在該源極區/汲極區與一最下面閘極疊層之間；及多個溝槽內隔離層，其連接到該等第二內隔離層並垂直延伸到第一凹槽及第二凹槽的內部。

本發明的另一實施例提供一閘極全環場效電晶體，該電晶體包括：一基材；一擊穿阻擋層(PTS)，其定位於該基材上，並在其上形成具有一溝槽結構的第一凹槽及第二凹槽；一源極區/汲極區，其在該擊穿阻擋層(PTS)上彼此間隔開形成；複數個通道，其連接該源極區/汲極區；複數個閘極疊層，其具有一圍繞該等通道中至少一些者之周邊的閘極全環(GAA)結構；多個第一內隔離層，其包括在該源極區/汲極區與該等閘極疊層之間；多個第二內隔離層，其位於該等複數個通道中最下面通道的底部，並包括在該源極區/汲極區與一最下面閘極疊層之間；及溝槽內隔離層，其連接到該等第二內隔離層並垂直延伸到第一凹槽及第二凹槽的內部。 實現本發明的模式

從以下連同參考附圖描述的較佳實施例將容易瞭解本發明的前述目的、其他目的、特徵及優勢。然而，本發明不限於本文描述的實施例並還可採取其他形式具體實施。而是，提供本文所引用的實施例，使得本發明的內容將透徹且完整，並將本發明的精神充分傳達給熟習該項技藝者。

在本說明書中，當一特定薄膜（或層）稱為在另一薄膜（或層）或基材上時，其可直接形成在另一薄膜（或層）或基材上，或一第三薄膜（或層）可插入其間。此外，為了清楚起見，放大圖式中構成元件的尺寸、厚度等。在本說明書中，用語「及/或」用於指出包括位於「及/或」之前及之後的多個構成元素中的至少一者。在整個本說明書中，相同的組成元件具有相同的參考標號。

本說明書中使用的術語用於描述實施例，且不旨在限制本發明。在本說明書中，除非在詞語中另有特別說明，否則單個形式亦包括複數個形式。說明書中使用的用語「包含」及/或「含有」應解釋為意指「包括一組成元素、一步驟、一操作或一提及的元件，沒有排除分別存在或添加一或多個其他組成部分元素、步驟、操作或元素。」

以下將參考附圖更詳細描述本發明。此時，為了提供空間外延(Spatial context)，在半導體裝置結構圖式上標註XYZ正交坐標。

根據本發明的場效電晶體為一閘極全環場效電晶體，更具體而言，一奈米片閘極全環場效電晶體（以下簡稱「GAAFET」）。

根據本發明的GAAFET為一可同時解決在通道下方部分處產生漏電流及阻礙透過基材熱量釋放問題的技術。

圖1為顯示根據本發明的一實施例之GAAFET的剖面圖。

請即參考圖1，根據本發明的GAAFET包括一源極區201/一汲極區202，其在基材100的頂部從底部彼此間隔開形成；一系列閘極疊層260，其在源極區201與汲極區202之間；及一系列通道N1、N2、N3和230，其在源極區201與汲極區202之間的多個閘極疊層260下方延伸。

此外，根據本發明的GAAFET包括一外隔離層265，其形成在最上面閘極疊層260的頂面和側面上；內隔離層S1、S2、255和256，其連接到外隔離層265並形成在源極區201/汲極區202與多個閘極疊層260之間；及溝槽內隔離層257和257'，其垂直連接到最下面內隔離層256並定位於形成在基材100中的凹槽259和259'的內部。

以下，將詳細說明每個組成。本發明對基材100的種類並沒有特別限制，並可為本領域常使用的基材100。典型上，其可為Si、SiGe、Ge、Sn(錫)或能夠進行自上而下製程的第3-5族化合物。此時，第3-5族化合物可為例如磷化鋁(AlP)、磷化鎵(GaP)、磷化銦(InP)、砷化鋁(AlAs)、砷化鎵(GaAs)、砷化銦(InAs)、銻化鋁(AlSb)、銻化鎵(GaSb)或銻化銦(InSb)。

基材100很少具有摻雜雜質，或者可摻雜一或多個選自於P、As和Sb中的n型雜質；或者一或多個選自於B、BF ₂、Al和Ga的p型雜質。引入基材100的雜質根據裝置類型（NMOS或PMOS）而不同，並在NMOS情況下可為p型或在PMOS情況下可為n型。

具有一溝槽結構的第一凹槽259及第二凹槽259'形成在基材100中。雖然以下將詳細描述，但溝槽內隔離層257和257'（以下稱為「TIS」）定位於第一凹槽259及第二凹槽259'的內部。

此外，基材100的第一凹槽259與第二凹槽259'之間的基材100'可具有相同於其他部分100''的厚度，即位於源極區201/汲極區202下方的基材100''，但其厚度可能與此不同。具體上，第一凹槽259與第二凹槽259'之間的基材100'係較厚於定位於源極區201/汲極區202下方的基材100''厚，因此，其形成穿透。

此時，第一凹槽259與第二凹槽259'之間的基材100'與另一部分100''的基材之間的厚度差h1可為根據過度蝕刻S/D凹部深度的差T _SD，並可為例如0至200 nm、0至100 nm、0至50 nm、0至30 nm、0至20 nm、大於0且不超過20 nm、或大於0 nm且不超過10 nm，但不限於此。

此外，基材100上形成的第一凹槽259或第二凹槽259'的寬度並沒有特別限制，可為例如大於0 nm且不超過100 nm、1至50 nm、1至30 nm、1至20 nm、1至10 nm、2至9 nm或3至8 nm。此外，第一凹槽259和第二凹槽259'的寬度可彼此相同或不同。

此外，第一凹槽259或第二凹槽259'沿垂直方向的高度並沒有特別限制，但可為例如大於0 nm且不超過300 nm、大於0 nm且不超過200 nm、大於0且不超過100 nm、1至80 nm、1至70 nm、1至60 nm、1至50 nm、1至40 nm、1至30 nm、1至20 nm、1至10 nm、或2至10 nm，但不限於此。此外，第一凹槽259和第二凹槽259'沿垂直方向的高度可彼此相同或不同。然而，第一凹槽259或第二凹槽259'的高度在從第一凹槽259和第二凹槽259'的底面到位於源極區201/汲極區202下面的基材100''的頂面沿垂直方向可為長度h2。

一系列閘極疊層260定位於基材100上。

每個閘極疊層260可為一替代金屬閘極。該替代金屬閘極包括一閘電極261及一閘極介電質263（亦即，一閘極介電質層或閘極介電質層的疊層），諸如一高介電閘極氧化薄膜及一界面層。閘極疊層260具有一圍繞通道230區的閘極全環(GAA)結構。

閘電極261包括一諸如W、Al、Cr或Ni的功函數金屬，且如需要可形成Ti、TiN或Al的金屬阻障層。閘極介電質263可為SiO ₂、Al ₂O ₃、HfO ₂、ZrO ₂、Si ₃N ₄、鈣鈦礦氧化物等。根據本發明的一實施例，閘極疊層260可具有一閘極介電質/一金屬阻障層/一功函數金屬循序堆疊的結構。

通道N1、N2、N3和230可由選自於GaN、Si、Ge、SiGe、GaAS、W、Co、Pt、ZnO和In2O3中的一或多個元素形成。

通道230可為複數個奈米片通道。除了此結構之外，其可為已知的奈米線、奈米纖維、奈米棒或奈米帶的形式，並可由P型或N型半導體材料製成。通道230的層數不限於三層，也可為少至一層（每層），且在一些實施例中，每個通道層由2至10個層形成。可藉由調整堆疊層的數量來調整GAAFET裝置的驅動電流。

在奈米片GAAFET結構的情況下，通道230可為活性奈米片通道層N1、N2和N3，且雖然未示出，但是在這些活性奈米片通道層之間形成一犧牲奈米片層。犧牲奈米片層可由具有不同於形成活性奈米片通道層的SiGe材料的Ge濃度的諸如Si或SiGe的犧牲半導體材料形成。然而，此時，活性奈米片通道層的最下層N3包含Si材料。優選係，活性奈米片通道層/犧牲奈米片層具有Si/SiGe疊層的結構，且此時，犧牲奈米片層位於靠近基材100的一層中，且其材料可為SiGe。

源極區201/汲極區202是藉由在通道N1、N2、N3、230的暴露側壁面和基材100的暴露頂面上磊晶生長一半導體材料（例如，磊晶Si材料或SiGe材料）形成。具體而言，源極區201/汲極區202在基材100上沿通道230的側面垂直（沿Z軸方向）和水平（沿Y軸方向）生長並突出形成。

在源極區201/汲極區202的頂部上形成矽化物220及一接觸金屬層310。

矽化物220具有一圍繞源極區201/汲極區202的環繞觸點結構(Wrap-around-contact structure)。

矽化物220可優選包括一金屬矽化物材料，可藉由接合通常與半導體使用的金屬和Si來使用，並可為例如含有Ni、Co、W、Ta、Ti、Pt、Er、Mo、Pd、或其合金的矽化物材料。更具體而言，金屬矽化物可包括NiSi ₂、CoSi ₂、WSi ₂、TaSi ₂、TiSi ₂、PTIS ₂、ErSi ₂、MoSi ₂、PdSi ₂或其組合，但在本發明中並沒有特別限制於此。此外，矽化物220可為一單層或含有前述多個材料的多層。

此外，為了電連接源極區201/汲極區202，形成填充有諸如Co、W或Ru的金屬材料的接觸金屬層310。

具有此結構的GAAFET包括複數個用於各種目的之隔離層，諸如在多個相對層之間的絕緣。

具體而言，在最上面通道層N3和最上面閘極疊層260的兩表面上包括一外隔離層265。

在彼此垂直相鄰形成的兩通道層之間、及源極區201/汲極區202與閘極疊層260之間形成一系列第一內隔離層S1、S2和255。

第二內隔離層256形成在最下面通道N1的底部，及在源極區201/汲極區202與最下面閘極疊層260之間。

諸如SiO ₂、Al ₂O ₃、HfO ₂、ZrO ₂、Si ₃N ₄或鈣鈦礦氧化物的絕緣材料可用於外隔離層265及第一和第二內隔離層255和256。外隔離層265及第一和第二內隔離層255和256的材料可彼此相同或不同。

具體而言，TIS 257和257'垂直連接到第二內隔離層256並垂直延伸到形成在基材100中的溝槽結構的第一凹槽259和第二凹槽259'的內部，包括在第二內隔離層256的底部上。TIS 257和257'的材料可相同或不同於第一內隔離層255或第二內隔離層256的材料，並可包括前述絕緣材料。

圖2為顯示根據本發明的另一實施例之GAAFET的剖面圖，且從TIS 257和257'的底面垂直延伸到第一和第二凹槽259和259'的底面之殘留部分264包括在基材100的溝槽結構的第一和第二凹槽259和259'的下端部分。如下所述，殘留部分264是一部分犧牲層保留的部分，並可包括Si、Ge或其組合，但不限於此。

在圖2中，當殘留部分264如前述保留時，TIS 257和257'的底面的形狀沒有特別限制，並可為如示意說明實施例中的扇形，但是可包括各種形狀而沒有限制，諸如橫斷面形狀、歪斜線形狀或曲折形狀。

根據本發明的TIS 257和257'具有習知GAAFET裝置中看不到的結構，並不管殘留部分264是否存在於其底部都提供各種優勢。

在本發明中，透過TIS 257和257'的結構阻止源極區/汲極區中的雜質擴散到基材中，從而抑制了通道底部漏電流的產生。此外，根據本發明，透過TIS 257和257'的結構在GAAFET裝置中確保了源極區/汲極區凹槽製程變量的穩健性。

圖5為用於說明源極區/汲極區凹槽的圖式。請即參考圖5，為了形成源極區/汲極區而進行蝕刻製程，實際的蝕刻製程並不理想，但由於製程偏差而經常出現無意的過度蝕刻現象。此時，圖5的T _SD表示過度蝕刻的S/D凹部深度。

當T _SD變得越深，則源極區/汲極區雜質擴散到通道下方部分更嚴重發生，且當T _SD變得越深，源極區/汲極區雜質更廣泛擴散到通道下方部分。如前述，雜質的擴散導致漏電流的產生。然而，此雜質的擴散和漏電流的抑制可透過TIS 257和257'的結構來解決，具體上，無論TSD的深度如何，透過形成TIS 257和257'，在本發明中可保持相同的效果。

由於根據本發明，基於在含有TIS 257和257'的GAAFET裝置中的TSD深度，進行根據雜質擴散程度的模擬實驗，即使TSD加深，抑制了源極區/汲極區雜質擴散到通道下方部分受抑製，並可抑製由於此擴散引起的漏電流產生或將其降到最低。

透過這些結果，可看出使用根據本發明的含有TIS 257和257'的GAAFET裝置可確保源極區/汲極區凹槽製程變量的穩健性。

當滿足下示數學式1時，可實現前述穩健性。

[數學式1]

H _TIS= T _SD+ L _IS

其中H _TIS（作為TIS的高度）是TIS相對於接觸該源極區/汲極區的TIS側壁的垂直長度，T _SD是過度蝕刻的源極區/汲極區凹部深度，且L _IS是該第二內隔離層的水平長度，並等於從接觸該源極區/汲極區的TIS側壁上沿垂直方向的最低點到位於該源極區/汲極區底部上的該基材頂面之垂直長度。

請即參考上面的數學式1，當T _SD變得越深，則產生更多的漏電流和寄生電容，且由於TSD引起的漏電流會導致靜態功率消耗嚴重增加，嚴重時，GAAFET裝置不能當作半導體裝置使用。

TSD可為0至200 nm、0至100 nm、0至50 nm、0至30 nm、0至20 nm、大於 0 nm且不超過20 nm或大於0 nm且不超過10 nm。

此外，L _IS可大於0 nm且不超過100 nm、1至50 nm、1至30 nm、1至20 nm、1至10 nm、2至9 nm或3至8 nm。

因此，H _TIS可大於0 nm且不超過 300 nm、大於0 nm且不超過200 nm、大於0 nm 且不超過100 nm、1至80 nm、1至70 nm、1至60 nm、1至50 nm、1至40 nm、1至30 nm、1至20 nm、1至10 nm或2至10 nm。

傳統上，雖然作為僅在源極區/汲極區的下方形成擊穿阻擋層的技術已提出了防止通道下方漏電流的技術，但尚未提出當滿足數學式1時可實現源極區/汲極區凹部製程變量的穩健性。

此外，在本發明中，透過TIS 257和257'的結構可在GAAFET裝置中透過基材平滑釋放熱量，且具體而言，相較於BOX方案結構的裝置，GAAFET裝置具有優異的熱量釋放效果。

針對防止漏電流（BOX方案）在源極區/汲極區下方部份上沉積一介質層的習知建議技術已經能夠獲得某些程度防止漏電流的效果。然而，當沉積作為介電層材料的SiO ₂或Si ₃N ₄時，由於絕緣體的熱導率低於Si（基材材料）的熱導率，使得存在裝置產生的熱量不能透過Si基材釋放的問題。通常，Si的導熱係數為150至170 W/m•K，SiO ₂的導熱係數範圍為1.3至1.5 W/m•K，且Si ₃N ₄的導熱係數範圍為10至43 W/m•K。

由於根據本發明，在含有TIS 257 和257'的GAAFET裝置中透過基材進行熱釋放的模擬實驗，使得在沒有過度蝕刻發生的GAAFET裝置情況下，熱量釋放順利進行，但在形成介電質層以防止漏電流的BOX方案結構的情況下，無法順利進行熱釋放。然而，由於在形成根據本發明的TIS 257的GAAFET裝置情況下容易放熱，使得可防止裝置性能的衰變。

含有TIS 257和257'的GAAFET裝置沿用用於製造GAAFET裝置的習知方法，但是額外進行了用於形成TIS 257和257'的溝槽圖案化製程。由於在製程開始階段進行溝槽圖案化製程，使得可精確控制圖案化的一致性，所以優勢在於技術應用可能性和完備性非常高。此外，由於其他製程可直接利用現有製程，使得本技術具有高適用性。

圖3和圖4為顯示根據本發明的另一實施例之GAAFET的剖面圖，一擊穿阻擋層103（以下稱為「PTS」）包括在基材100包括、及一源極區201/一汲極區202、源極區201/汲極區202之間的一系列閘極疊層260、及在源極區201與汲極區202之間的閘極疊層260下方延伸的一系列通道N1、N2、N3和230。

在PTS 103中形成一溝槽結構的第一凹槽259及第二凹槽259'，溝槽結構的第一凹槽259與第二凹槽259'之間的PTS 103'的厚度可相同或不同於另一部分103''（亦即位於源極區201/汲極區202底部的PTS 103''）的厚度。更具體而言，第一凹槽259與第二凹槽259'之間的PTS 103'為較厚位於源極區201/汲極區202底部上的PTS 103''，因此其突起形成。

此時，第一凹槽259與第二凹槽259'之間的PTS 103'與其他部分103''的PTS之間的厚度差h1可根據過度蝕刻S/D凹部深度而有差異，即是TSD，並可例如為0至200 nm、0至100 nm、0至50 nm、0至30 nm、0至20 nm、大於0且不超過20 nm或大於0 nm且不超過10 nm，但不限於此。

以下，將逐步描述根據本發明之一用於製造具有TIS的GAAFET之方法。

根據本發明的一實施例之GAAFET可藉由圖6中描述的多個步驟來製造。具體上，根據本發明的一實施例之一用於製造GAAFET的方法包括下列步驟：

(a) 圖案化基材的一側的頂部以具有一溝槽結構；

(b) 形成交替配置於該基材上的複數個通道及犧牲層；

(c) 形成一淺溝槽隔離(STI)區並圖案化通道及犧牲層；

(d) 形成一假性閘極；

(e) 垂直蝕刻通道及犧牲層，以形成一源極區/一汲極區；

(f) 選擇蝕刻接觸通道的所述犧牲層的多個部分；

(g) 在基材中的溝槽結構上及選擇性所蝕刻犧牲層的蝕刻區上沉積一絕緣材料，以形成第一和第二內隔離層及溝槽內隔離層，所述溝槽內隔離層連接到該等第二內隔離層並垂直延伸到基材中所形成溝槽結構性凹槽的內部；

(h) 藉由一選擇性磊晶生長製程以形成一源極區/一汲極區；

(i) 釋放該等通道；

(j) 形成一替代金屬閘極；及

(k) 執行WAC和MOL製程。

以下，將參考圖式說明每個步驟。

此時，每個層的形成包括一沉積製程、一微影製程及一蝕刻製程，且每個層由除其之外的其他適當製程或其組合形成。除非另有說明，否則每個層進行一沉積製程、然後一微影製程及一蝕刻製程。

沉積製程包括CVD、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度電漿化學氣相沉積(HDPCVD)、金屬有機化學氣相沉積(MOCVD)、遠程電漿化學氣相沉積(RPCVD)、電漿增強化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)、原子層化學氣相沉積(ALCVD)、大氣壓化學氣相沉積(APCVD)、蒸發沉積、電鍍、其他合適方法或其組合。

微影製程可包括以下任一製程：電子束微影、奈米壓印、離子束微影、X射線微影、極紫外微影、光微影（微影步進機、掃描式曝光機(Scanner)、接觸式對準曝光機等）、無光罩式微影或隨機散射奈米顆粒，且不特別限於本發明。其中光微影製程包括光阻塗佈（例如，旋塗）、軟烤、光罩對準、曝光、曝光後烘烤、光阻顯影、清洗、乾燥（例如，硬烘）、其他合適製程、或其組合。

蝕刻製程包括一乾蝕刻製程、一濕蝕刻製程、另外的蝕刻製程或其組合。此時，除了諸如SiO ₂和SiNx等絕緣薄膜以外，還可將諸如Cr、Ni、和Al等的金屬或光阻可當作一蝕刻光罩材料使用。

圖7至19為顯示根據本發明的一實施例之圖2的GAAFET裝置製程的視圖。為了便於瞭解，使用X-Z-Y坐標和Z-X剖面圖說明裝置。這些圖式中的GAAFET裝置沿z方向具有一對稱結構，且為方便起見，僅顯示該對稱結構的一側面。

藉由在基材100的一側的頂部上進行圖案化以形成具有一溝槽結構的TIS形成區105（圖8）。

如圖8所示，TIS形成區105可為一具有溝槽結構的溝槽，且此時，形成TIS形成區105，其考慮到H _TIS，其為由數學式1所限定TIS的高度。

其次，形成在基材100上交替配置的複數個通道N1、N2、N3和230及犧牲層205（圖9）。

在圖9所示的奈米片FET中，通道230可為活性奈米片通道層(Si NS)，而犧牲層205可為犧牲奈米片層(SiGe NS)。犧牲奈米片層可由具有不同於形成活性奈米片通道層的SiGe材料的Ge濃度的諸如Si或SiGe的犧牲半導體材料形成。根據一實施例，活性奈米片通道層為Si，犧牲奈米片層為SiGe，且最下面犧牲奈米片層包含SiGe材料。亦即，在圖9的情況下，奈米片FET是由從底部的SiGe/Si/SiGe/Si/SiGe/Si/SiGe的多層構成。

特別係，不像習知技術，位於最下層的犧牲層205(SiGe NS)填充到TIS形成區105，且如圖9所示，顯示最下層的犧牲層205的一部分沿垂直方向具有一T形延伸結構的結構。

其次，在圖案化通道230和犧牲層205的同時形成STI區101（圖10）。

通道230和犧牲層205的側面係垂直蝕刻以形成多個奈米結構。

稱為淺溝槽隔離(STI)區101的隔離絕緣層可由選自低k介電質的合適介電質材料形成，諸如氧化矽、氮化矽、氮氧化矽、摻雜氟石英玻璃(FSG)、碳摻雜氧化物、諸如多孔碳摻雜二氧化矽的超低 k 介電質、諸如聚酰亞胺的聚合物、其組合等。如需要，其可透過基材100的熱氧化製程由氧化矽材料形成。

其次，形成一假性閘極206以圍繞通道230和犧牲層205（圖11）。假性閘極206可為一多晶矽閘極，並在沉積後透過圖案化製程形成。

其次，形成一外隔離層265（圖12）。

在使用具有絕緣特性的材料進行沉積之後透過圖案化製程形成外隔離層265，從而圍繞通道230和犧牲層205。如圖12沿線條A-A'剖面圖所示，外隔離層265採取與底部垂直間隔預定距離的方式形成在通道230及犧牲層205上。此時，犧牲層205的下端接觸PTS 103的一部分呈現出沿垂直方向延伸到PTS 103中的結構，類似「T」形。

其次，垂直蝕刻通道230和犧牲層205以形成一源極區/一汲極區（圖13）。

在此垂直蝕刻中，對應於TSD的附加蝕刻發生在基材100區以形成一源極區/一汲極區。因此，如圖13所示，形成彼此接合基材100區與最下層犧牲層205的結構。

其次，執行犧牲層205接觸通道230的選擇性蝕刻製程（圖14）。

在選擇性蝕刻製程中，根據通道230與犧牲層205之間的材料組成比率或材料差異，使用蝕刻速率的差異僅選擇性蝕刻犧牲層205。為了去除蝕刻製程期間在蝕刻表面上產生諸如表面狀態密度的性能衰變因素，可在使用熱氧化製程生長薄膜之後增加乾蝕刻或濕蝕刻去除薄膜的製程。

當選擇性蝕刻犧牲層205時，執行蝕刻到基材100的溝槽結構性凹槽的內部。此時，犧牲層205的一部分保留的殘留部分264可能存在圖 14右側中的圓所指出的溝槽結構性凹槽，特別是在下端部分（例如，SiGe殘留物）。如必要，可透過附加蝕刻或選擇性蝕刻完全去除殘留部分264。

此時，基材100的溝槽結構性凹槽提供了TIS形成大量空間。

具體而言，請即參考圖14，在選擇性蝕刻製程之後，基材100在用於形成一源極區/一汲極區的區域與接觸犧牲層205的區域之間具有高度差。然而，雖然在圖式中未顯示，但高度差可不存在於形成源極區/汲極區的區域與在基材100上接觸犧牲層205的區域之間，除非在蝕刻期間形成源極區/汲極區時發生過度蝕刻。

其次，第一和第二內隔離層255和256、及TIS 257連接到第一和第二內隔離層255和256並垂直延伸到形成在基材中的溝槽結構性凹槽內部，係藉由沉積絕緣材料形成在基材100中的溝槽結構上及選擇性所蝕刻犧牲層205的蝕刻區域上（圖15）。

請即參考圖15的右側圓所指出的區域，TIS 257的實質區域是指從第二內隔離層256的底面垂直延伸到溝槽結構性凹槽底部的區域，並當殘留部分264保留在凹槽的底部時，延伸到殘留部分264的頂部或頂面。雖然圖式中未顯示，但是當殘留部分264沒有保留在凹槽的底部時，TIS 257可從第二內隔離層256的底面垂直延伸到溝槽結構性凹槽的底面。

此時，TIS 257可形成使得具有由下示數學式1表示的高度。

[數學式1]

H _TIS= T _SD+ L _IS

其次，藉由一選擇性磊晶生長製程形成一源極區201/一汲極區202（圖16）。此時，圖式中僅顯示一側，因此僅顯示源極區201，但汲極202形成在另一側。

選擇性磊晶生長是藉由在通道 N1、N2、N3 和230的暴露側壁表面上磊晶生長一半導體材料（例如，磊晶生長Si材料或SiGe材料）來執行。對於選擇性磊晶生長製程，可使用固相磊晶(SPE)、氣相磊晶(VPE)及液相磊晶(LPE)方法。根據一實施例，一磊晶層可藉由使用化學氣相沉積(CVD)、減壓化學氣相沉積(RPCVD)、超高真空化學氣相沉積(UHCVD)或分子束磊晶(MBE)方法的磊晶生長（例如，異質磊晶）形成。

源極區201/汲極區202藉由選擇性磊晶生長製程沿通道230的側面垂直（沿Z軸方向）和水平（沿Y軸方向）生長而突出形成。

透過選擇性磊晶生長製程，n型或p型雜質植入源極區201/汲極區202中，而無需一單獨的離子植入製程。

此時，雜質類型係根據裝置類型（NMOS或PMOS）而不同，且在NMOS的情況下可為n型，在PMOS的情況下可為p型。例如，源極區201/汲極區202可摻雜選自P、As和Sb中的一或多個n型雜質；或選自B、BF ₂、Al和Ga中的一或多個p型雜質。

如需要，為了增加通道230的應力效應，除了雜質之外，還可混合及使用Si、SiGe、Ge、Sn(錫)和第3-5族化合物。此時，第3-5族化合物可包括例如磷化鋁(AlP)、磷化鎵(GaP)、磷化銦(InP)、砷化鋁(AlAs)、砷化鎵(GaAs)、砷化銦(InAs )、銻化鋁(AlSb)、銻化鎵(GaSb)及銻化銦(InSb)。

如圖16的右側所示，TIS的高度（亦即Htis）涉及T _SD，如數學式1中所述，即使發生T _SD變化，防止源極區201/汲極區202的雜質擴散到通道230的下方部份。

其次，執行釋放通道的步驟。

其次，藉由執行一替換金屬閘極(RMG)形成製程以形成一閘極疊層260（圖17）。

閘極疊層260是藉由去除現有的假性閘極206並沉積一閘電極261及一閘極介電質263而形成。如圖1所示，閘極疊層260具有一圍繞通道230的頂部、底部及/或側面的GAA結構，亦即，三維圍繞通道230。

其次，執行在源極區201/汲極區202上形成矽化物220的製程（圖18）。

源極區/汲極區包括矽或多晶矽材料，並藉由植入諸如Ni、Co、W、Ta、Ti、Pt、Er、Mo、Pd或其合金等的金屬離子形成矽化物。因此，如圖18所示，形成矽化物220以圍繞源極區201/汲極區202，並保持該接觸開口區暴露。

其次，藉由執行環繞觸點(WAC)與中段(MOL)製程以在接觸開斷區中填充金屬來形成接觸金屬層310（圖19）。可透過諸如Co、W或Ru的金屬材料沉積製程來執行接觸金屬層的填充。

藉由圖20描述的多個步驟可製造根據本發明的另一實施例之GAAFET。具體而言，根據本發明的另一實施例之一用於製造GAAFET的方法包括下列步驟：

在基材上形成一擊穿阻擋層(PTS)；

圖案化擊穿阻擋層(PTS)的一側的頂部以具有一溝槽結構；

形成交替配置於該基材上的複數個通道及犧牲層；

形成一淺溝槽隔離(STI)區並圖案化該等通道及犧牲層；

形成一假性閘極；

垂直蝕刻該等通道及犧牲層，以形成一源極區/一汲極區；

選擇性蝕刻犧牲層接觸通道之一部分；

在基材中的溝槽結構上及選擇性所蝕刻犧牲層的蝕刻區上沉積一絕緣材料，從而形成第一和第二內隔離層、及溝槽內隔離層，所述溝槽內隔離層連接到該等第二內隔離層並垂直延伸到擊穿阻擋層(PTS)中所形成溝槽結構性凹槽的內部；

藉由一選擇性磊晶生長製程形成一源極區/一汲極區；

釋放該等通道；

形成一替代金屬閘極；及

執行WAC和MOL製程。

圖21至33為顯示根據本發明的另一實施例之圖4的GAAFET裝置製程之視圖。為了便於瞭解，該裝置使用X-Z-Y坐標及Z-X剖面視圖進行說明。這些圖式中的GAAFET裝置沿z方向具有一對稱結構，並為方便起見，僅顯示該對稱結構的一側面。

首先，在基材100上形成PTS 103（圖21）。

為了有效阻斷通道230下方的漏電流，PTS 103係藉由將在高濃度中相對於源極區/汲極區雜質的一類型雜質植入在通道下方的預定區域中，然後進行熱處理而形成。

由於必須進行雜質植入和熱處理製程以形成PTS 103，因此先進行雜質植入和熱處理製程，然後進行用於形成源極區和汲極區的選擇性磊晶生長製程，更優選係，然後進行形成淺溝槽隔離(STI)區的製程，以使這些製程不損壞裝置或者不對裝置產生不良影響。

其次，藉由圖案化PTS 103的頂部以形成作為用於TIS形成的區域之溝槽結構性凹槽105（圖22）。此時，形成TIS形成區域105，同時考慮H _TIS，亦為由數學式1所限制的TIS的高度。

其次，形成交替配置在PTS 103上的複數個通道N1、N2、N3、和230及犧牲層205（圖23），並圖案化通道230和犧牲層205，及形成STI區101（圖24）。其後，形成假性閘極206以圍繞通道230和犧牲層205（圖25），然後形成外隔離層265（圖26）。

其次，垂直蝕刻通道230和犧牲層205以形成一源極區/一汲極區（圖27）。在此垂直蝕刻製程中，在PTS 103區上進行對應於TSD的附加蝕刻以形成一源極區/一汲極區，從而形成PTS 103區與最下犧牲層205彼此接合的結構。

其次，進行犧牲層205接觸通道230的選擇性蝕刻製程（圖27），此時，進行蝕刻到PTS 103的溝槽結構性凹槽的內部。然而，由於存在殘留部分264（例如SiGe殘留物），其中該犧牲層205之一部分保留在溝槽結構性凹槽內部，特別是在其下端處，因此如需要，可透過附加蝕刻或選擇性蝕刻來完全去除該殘留部分264。

此時，PTS 103的溝槽結構性凹槽105提供用於TIS形成的足夠空間。

請即參考圖27，在選擇性蝕刻製程之後，藉由過度蝕刻，在用於形成一源極區/一汲極區的區域與接觸PTS 103中的犧牲層205的區域之間出現高度差。然而，雖然未顯示，但是如果在用於形成源極區/汲極區的蝕刻期間未進行過度蝕刻，則在用於形成源極區/汲極區的區域與接觸PTS 103中的犧牲層205的區域之間可不存在高度差。

其次，藉由在PTS 103中的溝槽結構及選擇性所蝕刻犧牲層205的蝕刻區上沉積一絕緣材料以形成第一和第二內隔離層255和256及TIS 257（圖28）。

此時，可形成TIS 257以具有由下示數學式1所表示的高度。

[數學式1]

H _TIS= T _SD+ L _IS

H _TIS（作為TIS的高度）是TIS相對於接觸該源極區/汲極區的TIS側壁的垂直長度，T _SD是過度蝕刻的源極區/汲極區凹部深度，且L _IS是該第二內隔離層的水平長度，並等於從接觸該源極區/汲極區的TIS側壁上沿垂直方向的最低點到位於該源極區/汲極區底部上的該基材頂面之垂直長度。如圖29至33所示，從形成源極區201和汲極區202的製程到形成接觸金屬層310的製程的多個製程係與前面參考圖16至19描述的製程相同，為避免說明書過於復雜以下省略了其描述。

使用了TIS，根據本發明的前述具有TIS的GAAFET裝置可避免漏電流出現在無法受閘極控制的通道下端處。

此外，先前已經發明了藉由在源極區/汲極區的下端上沉積一介電層來防止通道下端處漏電流的技術，但是相較於先前的發明，本技術具有優勢在於熱量很容易釋放到基材上。

此技術可應用於所有使用三維GAAFET裝置的半導體產品，並可預期到藉由減少漏電流所導致降低功率消耗、以及源極區/汲極區凹部製程變量的穩健性來提高生產良率並降低成本。

此外，由於形成TIS的溝槽圖案化製程是在裝置製程開始時進行，使得可精確控制圖案化一致性，因此優勢在於技術應用可能性及完整性非常高。此外，由於對於其他處理製程，可在沒有任何改變下利用現有的處理製程，因此本技術具有高度的適用性。

雖然已參考附圖描述了本發明的多個實施例，但是本發明可在沒有改變其技術精神或本質特徵的情況下採取其他特定形式具體實施。因此，應瞭解，前述多個實施例是在所有態樣下示意說明而不是限制。 產業適用性

本發明有關一種具有溝槽內隔離層的閘極全環場效電晶體及其製造方法。

100,100',100'':基材 101:淺溝槽隔離(STI)區 103,103',103'':擊穿阻擋層(PTS) 105:TIS形成區 201:源極區 202:汲極區 205:犧牲層 206:假性閘極 220:矽化物 h1:厚度差 h2:長度 N1,N2,N3,230:通道 S1,S2,255:第一內隔離層 256:第二內隔離層 257,257':溝槽內隔離層(TIS) 259:第一凹槽 259':第二凹槽 260:閘極疊層 261:閘電極 263:閘極介電質 264:殘留部分 265:外隔離層 310:接觸金屬層

［圖1］為顯示根據本發明的一實施例之GAAFET的剖面圖。

［圖2］為顯示根據本發明的另一實施例之GAAFET的剖面圖。

［圖3］為顯示根據本發明的又另一實施例之GAAFET的剖面圖。

［圖4］為顯示根據本發明又另一實施例之GAAFET的剖面圖。

［圖5］為用於說明源極區/汲極區凹槽的圖式。

［圖6］為用於說明本發明的GAAFET裝置製造方法的圖式。

［圖7至19］為顯示根據本發明的一實施例之圖2的GAAFET裝置製造方法的視圖。

［圖20］為用於說明本發明的GAAFET裝置製造方法的圖式。

［圖21至33］為顯示根據本發明的一實施例之圖4的GAAFET裝置製造方法的視圖。

100,100',100":基材

201:源極區

202:汲極區

220:矽化物

h1:厚度差

h2:長度

N1,N2,N3,230:通道

S1,S2,255:第一內隔離層

256:第二內隔離層

257,257':溝槽內隔離層(TIS)

259:第一凹槽

259':第二凹槽

260:閘極疊層

261:閘電極

263:閘極介電質

265:外隔離層

310:接觸金屬層

Claims

一種閘極全環場效電晶體，其包括：一基材，其上形成具有一溝槽結構的一第一凹槽及一第二凹槽；一源極區/一汲極區，其在該基材上彼此間隔開形成；複數個通道，其連接該源極區/汲極區；複數個閘極疊層，其具有一圍繞該等通道中至少一些者之周邊的閘極全環結構；多個第一內隔離層，其係包括在該源極區/汲極區與該等閘極疊層之間；多個第二內隔離層，其位於該等複數個通道中最下面通道的底部，並包括在該源極區/汲極區與一最下面閘極疊層之間；及多個溝槽內隔離層，其連接到該等第二內隔離層並垂直延伸到該第一凹槽及該第二凹槽內部。
如請求項1所述之閘極全環場效電晶體，其中該基材的該第一凹槽與該第二凹槽之間的部分之一厚度係相同或不同於該基材的其他部分之一厚度。
如請求項1所述之閘極全環場效電晶體，其中該溝槽內隔離層的高度H _TIS滿足下示數學式1： [數學式1] H _TIS= T _SD+ L _IS其中H _TIS是溝槽內隔離層相對於接觸該源極區/汲極區的溝槽內隔離層側壁的垂直長度，T _SD是過度蝕刻的源極區/汲極區凹部深度，且L _IS是該第二內隔離層的水平長度，並等於從接觸該源極區/汲極區的溝槽內隔離層側壁上沿垂直方向的最低點到位於該源極區/汲極區底部上的該基材頂面之垂直長度。
如請求項3所述之閘極全環場效電晶體，其中T _SD為0 nm至200 nm。
如請求項3所述之閘極全環場效電晶體，其中L _IS為大於0 nm且不超過100 nm。
如請求項1所述之閘極全環場效電晶體，其中該等溝槽內隔離層包括一或多個選自由SiO ₂、Al ₂O ₃、HfO ₂、ZrO ₂、Si ₃N ₄及鈣鈦礦氧化物所組成群組中的絕緣材料。
一種閘極全環場效電晶體，其包括：一基材；一擊穿阻擋層，其定位於該基材上，且其中形成具有一溝槽結構的一第一凹槽及一第二凹槽。一源極區/一汲極區，其在該擊穿阻擋層(PTS)上彼此間隔開形成；複數個通道，其連接該源極區/汲極區；複數個閘極疊層，其具有一圍繞該等通道中至少一些者之周邊的閘極全環結構；多個第一內隔離層，其包括在該源極區/汲極區與該等閘極疊層之間；多個第二內隔離層，其位於該等複數個通道中的一最下面通道的底部，並包括在該源極區/汲極區與一最下面閘極疊層之間；及多個溝槽內隔離層，其連接到該等第二內隔離層並垂直延伸到該第一凹槽及該第二凹槽內部。
一種用於製造閘極全環場效電晶體的方法，其包含下列步驟：進行圖案化，以在一基材的一側的頂部上形成一溝槽結構性凹槽；形成交替配置於該基材上的複數個通道及犧牲層；形成一淺溝槽隔離區並圖案化該等通道及犧牲層；形成一假性閘極；垂直蝕刻該等通道及該等犧牲層，以形成一源極區/一汲極區；選擇性蝕刻該等犧牲層接觸該等通道的部分；在該基材的溝槽結構性凹槽的內部上及選擇性蝕刻犧牲層的蝕刻區上沉積一絕緣材料，以形成內隔離層及溝槽內隔離層，該溝槽內隔離層連接到該內隔離層並垂直延伸到形成於該基材中的溝槽結構性凹槽內部；藉由一選擇性磊晶生長製程形成一源極區/一汲極區；及形成一替代金屬閘極。
如請求項8所述之方法，其中相較於接觸該基材的多個犧牲層的區域，當垂直蝕刻該等通道及犧牲層時，在形成該源極區/汲極區的區域中進行附加蝕刻。
如請求項8所述之方法，其中形成該溝槽內隔離層的高度H _TIS以滿足下示數學式1： [數學式1] H _TIS= T _SD+ L _IS其中H _TIS是TIS相對於接觸該源極區/汲極區的溝槽內隔離層側壁的垂直長度，T _SD是過度蝕刻的源極區/汲極區凹部深度，且L _IS是該第二內隔離層的水平長度，並等於從接觸該源極區/汲極區的溝槽內隔離層側壁上沿垂直方向的最低點到位於該源極區/汲極區底部上的該基材頂面之垂直長度。
如請求項8所述之方法，其中透過沉積一或多個選自由SiO ₂、Al ₂O ₃、HfO ₂、ZrO ₂、Si ₃N ₄及鈣鈦礦氧化物所組成群組的絕緣材料來形成該等溝槽內隔離層。
一種用於製造閘極全環場效電晶體的方法，其包含：在一基材上形成一擊穿阻擋層；進行圖案化，以在該擊穿阻擋層的一側的頂部上形成一溝槽結構性凹槽；形成交替配置於該擊穿阻擋層上的複數個通道及犧牲層；形成一淺溝槽隔離區並圖案化該等通道及犧牲層；形成一假性閘極；垂直蝕刻該等通道及犧牲層，以形成一源極區/一汲極區；選擇性蝕刻該等犧牲層接觸該等通道的部分；在該擊穿阻擋層的溝槽結構性凹槽內部上及該等選擇性所蝕刻犧牲層的蝕刻區上沉積一絕緣材料，以形成內隔離層及溝槽內隔離層，該溝槽內隔離層連接到該內隔離層並垂直延伸到形成於該擊穿阻擋層上的溝槽結構內部；藉由一選擇性磊晶生長製程以形成一源極區/一汲極區；及形成一替代金屬閘極。