TW202425239A - 半導體封裝及其製造方法 - Google Patents

Abstract

本發明的技術思想提供一種半導體封裝製造方法，其特徵在於，包括：將多個晶粒在水平方向上彼此間隔開且佈置於載體上的步驟；第一鋸切步驟，其中鋸切所述載體以分成佈置有所述多個晶粒的子面板；對所述多個晶粒進行測試的步驟；以及第二鋸切步驟，其中在所述子面板的所述多個晶粒之間進行鋸切以將所述多個晶粒分成個別半導體封裝，其中，所述載體包括佈置有所述多個晶粒的多個第一區域及沒有佈置所述多個晶粒的第二區域，以及，從所述載體的邊（side）至所述第一區域的第一水平距離小於從所述第一區域至所述第一區域的第二水平距離。

Description

半導體封裝及其製造方法

本發明係關於半導體封裝以及半導體封裝製造方法，更具體言，關於晶圓級封裝的製造方法。

半導體總成本正在增加，且降低在前端製程中的成本已到達限界，因此，在作為後端製程的封裝中降低成本的需要逐漸增加。另外，由於各種移動機器的高功能化等原因，為半導體需要的輸出/輸入（I/O）端子的數量也增加。

在這種情況下，晶圓級封裝（Wafer Level Package）技術正在引人注目，其為在晶圓級進行半導體封裝製程且將經過半導體封裝製程的晶圓級半導體封裝分成個別單位的技術。扇出型晶圓級封裝（Fan-Out Wafer Level Package, FOWLP）或扇出型面板級封裝（Fan-Out Panel Level Package, FOPLP）為將芯片直接安裝於晶圓上，而不是安裝於印刷電路板（PCB）。 依據FOWLP、FOPLP，由於不使用PCB，能夠降低半導體封裝的製造成本，且可以實現半導體封裝的小型化、放熱功能的改善、消耗電力的減少、頻率帶擴大等。

在FOWLP或FOPLP中，將個別晶粒（die）以重組為晶圓形式且模塑在載體（carrier）上，且透過扇出（Fan-Out）形式的重佈線（RDL）製程及凸塊（bumping）製程等將所述個別晶粒體現為封裝。

本發明的技術問題在於提供一種結構穩定性有所提高的半導體封裝以及半導體封裝製造方法。

本發明的另一個技術問題在於還提供一種翹曲控制能力有所提高的半導體封裝及半導體封裝製造方法。

為了解決所述技術問題，本發明的技術思想提供一種半導體封裝製造方法，其特徵在於，包括：將多個晶粒在水平方向彼此間隔開且佈置在載體上的步驟；第一鋸切步驟，其中，鋸切所述載體以分成佈置有所述多個晶粒的子面板；對所述多個晶粒進行測試的步驟；第二鋸切步驟，其中，在所述子面板的所述多個晶粒之間進行鋸切以將所述子面板分成個別的半導體封裝，其中，所述載體包括佈置有所述晶粒的多個第一區域及沒有佈置所述晶粒的第二區域，以及，從所述載體的邊（side）至所述第一區域的第一水平距離小於從所述第一區域至所述第一區域的第二水平距離。

通過沿著佈置於所述第二區域中的第一切割道進行鋸切來進行所述第一鋸切步驟。

從所述載體的邊至所述第一區域的第一水平距離可以小於第三水平距離，所述第三水平距離為從所述第一區域至相對接近所述第一切割道的所述子面板的邊的距離。

在所述子面板中，在平面上，所述第二區域可以圍繞所述第一區域。

所述載體分割為多個所述子面板，所述多個子面板中至少兩個所述子面板的水平面積可以彼此不同。

為了解決所述技術問題，本發明的另一個技術思想提供一種半導體封裝，其特徵在於，包括：載體；黏合層，其佈置於所述載體上；以及多個晶粒，其佈置於所述黏合層上且由所述黏合層彼此黏合，其中，所述載體包括佈置有所述多個晶粒的多個第一區域及沒有佈置所述多個晶粒的第二區域，以及，從所述載體的邊至所述第一區域的水平距離小於從所述第一區域至所述第一區域的水平距離。

為了解決所述技術問題，本發明的技術思想提供一種半導體封裝製造方法，其特徵在於，包括：將多個晶粒及虛擬晶粒彼此間隔開且佈置於載體上的步驟；第一鋸切步驟，其中鋸切所述載體以分成佈置有所述多個晶粒及虛擬（dummy）晶粒的子面板；對所述晶粒進行測試的步驟；以及第二鋸切步驟，其中在所述子面板的所述多個晶粒之間進行鋸切以將所述多個晶粒分成個別半導體封裝，其中，所述載體包括佈置有所述多個晶粒的多個第一區域及沒有佈置所述多個晶粒的第二區域，以及，所述虛擬晶粒佈置為接近所述第一區域的邊（side）。

所述虛擬晶粒的水平面積可以不同於所述晶粒的水平面積。

在平面上，在所述子面板內部，所述虛擬晶粒可以圍繞所述晶粒且沿著所述子面板的至少一個邊佈置。

所述虛擬晶粒可以沿著所述載體的邊佈置。

在平面上，所述虛擬晶粒可以形成一個或更多行或列，且可以佈置於所述子面板的內部。

為了解決所述技術問題，本發明的另一個技術思想可以提供一種半導體封裝，其特徵在於，包括：載體；黏合層，其佈置於所述載體上；以及多個晶粒及虛擬晶粒，其佈置於所述黏合層上且由所述黏合層彼此黏合，其中，所述載體包括佈置有所述多個晶粒及虛擬晶粒的多個第一區域及沒有佈置所述多個晶粒的第二區域，以及，所述虛擬晶粒被佈置為接近所述第一區域的至少一個邊。

在平面上，在子面板的內部，所述第二區域可以圍繞所述第一區域，以及，所述虛擬晶粒可以沿著所述載體的邊佈置。

在平面上，在所述第一區域內部，所述虛擬晶粒可以沿著所述第一區域的至少兩個邊佈置。

透過根據本發明的半導體封裝以及半導體封裝製造方法，可以確保圍繞佈置有晶粒的第一區域的第二區域的面積以提高半導體封裝的結構穩定性。

另外，在根據本發明的半導體封裝及半導體封裝製造方法中，透過將虛擬晶粒佈置為接近佈置有晶粒的第一區域的邊（side）來提高半導體封裝的翹曲控制能力。

再者，在根據本發明的半導體封裝及半導體封裝製造方法中，虛擬晶粒圍繞半導體晶粒，由此可以提高半導體封裝的結構穩定性。

在下文中，參考圖式詳細描述本發明實施例，以使本發明所屬技術領域的普通技術人員能夠容易實施本發明。本發明可以被體現為各種不同形式且不限於在本說明書中描述的實施例。為了明確地描述本發明，在附圖中省略與描述無關的部分，並且，在整個說明書中，對相同或相似的組成要素使用相同的參照符號。

在本說明書中，“包括”或“具有”等術語旨在說明記載於說明書上的特徵、數字、步驟、操作、組成要素、部件或其組合的存在，而不是旨在預先排除一個或更多其它特徵、數字、步驟、操作、組成要素、部件或其組合存在或被附加的可能性。

在本說明書中，為了描述與圖式所示的組成要素的相關關係，可以使用在空間上具有相對性的術語，如“前方”、“後方”、“上部”或“下部”等。這些術語僅是基於圖式所示的內容確定的相對術語，所述術語之間的位置關係可以根據排向被解釋為相反的意義。

除非有特別的情況，某個組成要素在其它組成要素的“前方”、“後方”、“上部”或“下部”的情況除了與其它組成要素直接接觸且佈置於其“前方”、“後方”、“上部”或“下部”之外，還包括其中間佈置有另一個組成要素。另外，除非有特別的情況，某個組成要素“連接至”其它組成要素的情況，除了彼此直接連接之外，還包括彼此間接連接的情況。

根據本發明實施例的半導體封裝製造方法可以應用於晶圓級封裝。透過根據本發明實施例的半導體封裝製造方法，不使用PCB基底也可以製造半導體封裝。本發明實施例可以應用扇出型面板級封裝（Fan-Out Panel Level Package, FOPLP）。

圖1A為根據本發明一些實施例的半導體封裝的佈置圖，圖1B為根據本發明一些實施例的半導體封裝的剖面圖，具體地，為沿著圖1A的B-B’線切割的剖面圖。並且，圖1C為示出對半導體封裝進行第一鋸切而將其分成為子面板的狀態的佈局圖。為了便於說明，圖1B示出在各第一區域R1中佈置有兩個晶粒的示例。

參照圖1A至圖1C，半導體封裝1可以包括載體100、佈置於載體100上的黏合層110、以及佈置於黏合層110上的多個晶粒10。此外，半導體封裝1可以包括多個子面板SP。

雖然圖1A示出在一個載體100上佈置有四個子面板SP的示例，佈置在一個載體100上的子面板SP的數量可以改變為各種數量。在一些實施例中，一個半導體封裝1可以包括至多三個或至少五個子面板SP。

晶粒10可以在載體100上佈置成多個行和列。晶粒10可以包括用於與外部的輸入/輸出連接的接觸部11。例如，接觸部11可以為墊子。另外，接觸部11可以與柱子20（pillar）電性連接。柱子20例如可以包括銅。晶粒10可以通過拾取-放置（Pick and Place; PnP）方式被佈置於載體100的表面上。

載體100可以被形成為面板形式。作為示例，載體100可以被稱為主面板。例如，載體100優選具有在模塑時能夠承受壓力的物性。例如，載體100可以包括玻璃面板，即具有四邊形框架的玻璃基底。例如，載體可以為600mm×600mm的玻璃基底。如上所述，在使用面板作為載體100的情況下，可以將更多晶粒10封裝在一個載體100中。

例如，載體100可以由Alloy42材料組成。Alloy42可以是指一種特殊性能合金（SPA: Special Performance Alloy），其作為熱膨脹合金在一定溫度範圍內具有較低的熱膨脹係數和有限的係數。

在平面上，載體100可以包括佈置有晶粒10的第一區域R1及沒有佈置晶粒10的第二區域R2。第一區域R1可以包括有源區域（active region），第二區域R2可以包括處理區域（handling region）及鋸切區域（sawing region）。

有源區域可以是指安裝晶粒10及/或虛擬晶粒12的區域。處理區域是指無源區域，且可以被稱為標志區域。鋸切區域可以被稱為切割區域及/或分離區域。

載體100即主面板被鋸切以分成多個子面板SP。然後，子面板SP可以包括有源區域及處理區域，此後有源區域的晶粒10可以被個別分割以形成單位半導體封裝2（參照圖4E）。

在平面上，第一切割道SL1（scribe lane）可以佈置於第二區域R2內部。由於載體100被沿著第一切割道SL1切割，半導體封裝1可以被分成多個子面板SP。在平面上，第二切割道（未圖示）可以佈置於第一區域R1內部。子面板SP可以沿著第二切割道（未圖示）分成為個別的半導體封裝2（參照圖3E）。

可以透過黏著劑（adhesive）塗布在載體100上來形成黏合層110。黏合層110可以將晶粒10和載體100彼此黏附。作為另一個例子，可以透過膠帶層壓（Tape Lamination）製程形成黏合層110。作為另一個例子，黏合層110可以經加熱被黏附於載體100。

從載體100的邊（side）至第一區域R1的第一水平距離L1可以小於多個第一區域R1之間的第二水平距離L2。在從載體100的邊至第一區域R1的第一水平距離L1小於多個第一區域R1之間的第二水平距離L2的情況下，在鋸切載體100後，第二區域R2充分圍繞第一區域R1，藉此，可能容易處理子面板SP。例如，第二水平距離L2可以大於第一水平距離L1的兩倍。

另外，從載體100的邊至第一區域R1的第一水平距離L1可以小於從第一區域R1至相對接近第一切割道SL1的子面板SP的邊的距離，即第三水平距離L3。

所述第一至第三水平距離L1、L2及L3可以是指與第一水平方向、第二水平方向（X方向和Y方向）及/或對角線方向平行延長的距離。

圖2為根據本發明一些實施例的半導體封裝的佈置圖。

參照圖2，本實施例的半導體封裝1a可以包括具有不同水平面積的多個子面板SP。雖然圖1A至圖1C示出各子面板SP具有相同的水平面積，但參照圖2，各子面板SP可以具有不同的水平面積。換句話說，多個子面板SP中至少兩個子面板SP的水平面積可以彼此不同。

所述子面板SP的水平面積可以根據晶粒10的水平面積（尺寸）及/或虛擬晶粒12的水平面積（尺寸）、重佈線層40（參考圖4A）的圖案及/或光罩改變。

圖3為根據本發明一些實施例的半導體封裝的剖面圖，具體為示出在圖1A至圖1C的半導體封裝上佈置模塑層的狀態的剖面圖。

參照圖3，可以在黏合層110上佈置覆蓋晶粒10的側面和上表面的模塑層30（Front-Mold）。換言之，模塑層30可以覆蓋晶粒10的接觸部11。模塑層30例如可以包括環氧樹脂。

圖4A至圖4E為根據本發明一些實施例的半導體封裝製造方法的剖面圖。具體地，在圖4A至圖4E所示的半導體封裝製造方法中，在晶粒10與載體100彼此黏附的狀態下進行第一鋸切。

參照圖3及圖4A，可以研磨（grinding）圖3所示的半導體封裝的模塑層30的上表面。在此，模塑層30的下表面可以是指直接接觸黏合層110的表面，且模塑層30的上表面可以是指與模塑層30的下表面相對的表面。

由於模塑層30的上表面被研磨，晶粒10的上表面和模塑層30的上表面可以位於實質上相同的垂直水平上。在此，晶粒10的下表面可以是指最為接近黏合層110的表面，且晶粒10的上表面可以是指與晶粒10的下表面相對的表面。在研磨模塑層30的上表面的過程中，柱子20的一部分也可以被研磨。因此，晶粒10的柱子20可以被暴露於外部。

參照圖4A及圖4B，可以在晶粒10的柱子20被暴露的前面上進行重佈線製程。換言之，可以在晶粒10的上表面上形成重佈線層（Redistribution Layer, RDL）40。重佈線層40可以包括絕緣層42、重佈線線44以及導電性通孔46。絕緣層42可以由絕緣性材料，例如，由感光性介電材料（Photo-Imageable Dielectric, PID）樹脂形成，也可以進一步包括無機填充劑。根據重佈線線44的多層結構，絕緣層24可以具有多層結構。重佈線線44可以形成為多層，且可以通過導電性通孔46彼此連接。

導電性通孔46可以被配置在半導體封裝1內部傳遞電信號和/或熱。導電性通孔46可以包括但不限於諸如鉬（Mo）、錳（Mn）、鈷（Co）、錫（Sn）、鎳（Ni）、鎂（Mg）、錸（Re）、鈹（Be）、鎵（Ga）、釕（Ru）等的金屬或其合金。經過對光敏性絕緣材料進行曝光製程和顯影製程，可以製作所述導電性通孔46。

參照圖1A、圖1C、圖4B，及圖4C，半導體封裝1可以透過第一鋸切分成多個子面板SP。在本實施例中，示出在黏附有載體100的狀態下進行第一鋸切的示例。可以沿著第一切割道SL1進行第一鋸切，在平面上，第一切割道SL1可以佈置於載體100的第二區域R2中。

參考圖4C及圖4D，在透過使重佈線層40導通來測試子面板SP的晶粒10後，可以將載體100及黏合層110與晶粒10分離（Carrier De-bond）。

參照圖1A、圖1C、圖4D及圖4E，可以依據個別半導體封裝2單位對子面板SP進行第二鋸切。在平面上，可以沿著第一區域R1內部的第二切割道（未圖示）進行第二鋸切。第二切割道（未圖示）可以在多個晶粒10之間延長。

圖5A至圖5D為根據本發明一些實施例的半導體封裝製造方法的剖面圖。具體的，根據圖5A至圖5D的半導體封裝製造方法，在載體100及黏合層110與晶粒10分離後進行第一鋸切。

參照圖4和圖5A，可以去除圖4所示的半導體封裝1中的載體100和黏合層110（Carrier De-bond）。並且，層壓層（Lamination layer）200可以被佈置於已除去載體100的半導體封裝1的下表面。例如，可以透過黏附BSP層壓薄膜來佈置層壓層200。在從半導體封裝1中除去載體100的過程中，晶粒10的下表面可能被露出，然而，晶粒10的上表面處於由模塑層30模塑的狀態，因此可以不被露出。

參照圖5A及圖5B，可以研磨模塑層30的上表面。由於模塑層30的上表面被研磨，晶粒10的上表面和模塑層30的上表面可以位於實質上相同的垂直水平上。

參照圖5B及圖5C，可以在晶粒10的柱子20被暴露的前面上進行重佈線製程。換句話說，可以在晶粒10的上表面上形成重佈線層40。作為示例，圖5C在模塑層30上僅示出一個重佈線層40，然而，根據需要也可以形成兩個或更多重佈線層40。

參考圖1A、圖1C、圖5C，及圖5D，透過第一鋸切，半導體封裝可以分成子面板SP。 在本實施例中示出載體100在與晶粒10分離的狀態下被第一鋸切。 換而言之，本實施例示出層壓層200在與晶粒10黏附的狀態被第一鋸切。可以沿著第一切割道SL1進行第一鋸切，在平面上，第一切割道SL1可以佈置於載體100的第二區域R2中。

參考圖1A、圖1C、圖4E及圖5D，在對子面板的晶粒10進行測試之後，可以依據個別半導體封裝5單位對子面板SP進行第二鋸切。在平面上，可以沿著第一區域R1內部的第二切割道（未圖示）進行第二鋸切。第二切割道（未圖示）可以在第一區域R1內部在多個晶粒10之間佈置。

圖6為根據本發明一些實施例的半導體封裝的佈置圖。

參考圖6，半導體封裝1b可以包括載體100，且可以在載體100上包括多個晶粒10和虛擬晶粒（dummy die）12。圖6所示的載體100及多個晶粒10與圖1A至圖1C所示的半導體封裝1的載體100及多個晶粒10實質上相同，在此僅說明虛擬晶粒12。

虛擬晶粒12可以佈置於載體100的第二區域R2中。在虛擬晶粒12佈置於第二區域R2中的情況下，載體100的剛性可能增加，且可能容易控制載體100的翹曲。根據本發明的一些實施例，在平面上，虛擬晶粒12可以佈置於第二區域R2的處理區域及/或鋸切區域中。在第一鋸切及/或第二鋸切後，可以除去虛擬晶粒12。例如，虛擬晶粒12可以佈置於第一切割道SL區域上（換而言之，佈置於鋸切區域中），及/或虛擬晶粒12可以佈置於處理區域中。

例如，虛擬晶粒12可以是指不具有電氣功能的晶粒。虛擬晶粒12可以由內部不具有任意電路、金屬線及/或子層的均勻材料形成。虛擬晶粒12可以不包括測試端子，而可以包括虛擬晶圓、硅（Si）、玻璃及/或石英（quartz）。

虛擬晶粒12可以在與晶粒相同的製程中佈置於載體100上，及/或在晶粒10先佈置於載體100上後，虛擬晶粒12可以佈置於載體100上。

根據發明的一實施例，虛擬晶粒12的水平面積可以與晶粒10的水平面積相同。根據本發明的另一實施例，虛擬晶粒12的水平面積可以不同於晶粒10的水平面積。例如，虛擬晶粒12的水平面積可以大於晶粒10的水平面積。另外，虛擬晶粒12的上表面的形狀可以與晶粒10的上表面的形狀相同及/或不同。

圖7A為根據本發明一些實施例的半導體封裝的佈局圖，圖7B為根據本發明一些實施例的半導體封裝的剖面圖，具體的，為沿著圖7A的B-B'線切割的剖面圖。另外，圖7C為示出對半導體封裝進行第一鋸切以將所述半導體封裝分成子面板的狀態的佈局圖。為了便於說明，圖7B示出在各第一區域R1中佈置兩個晶粒和兩個虛擬晶粒的示例。參照圖1至圖6進行闡述，將簡略的闡述或省略上述的內容。

參照圖7A至圖7C，半導體封裝2可以包括載體100、佈置於載體100上的黏合層110，及佈置於黏合層110上的多個晶粒10及虛擬晶粒12。此外，載體100可以包括多個子面板SP。在平面上，載體100可以分割為佈置有晶粒10和虛擬晶粒12的第一區域R1及沒有佈置晶粒10及虛擬晶粒12的第二區域R2。

晶粒10及/或虛擬晶粒12可以佈置為在載體100上形成多個行和列。晶粒10可以包括用於與外部的輸入/輸出連接的接觸部11。例如，接觸部11可以為墊子。另外，接觸部11可以與柱子20（pillar）電性連接。柱子20例如可以包括銅。晶粒10可以通過拾取-放置（Pick and Place; PnP）方式被佈置於載體100的表面上。虛擬晶粒12例如可以不包括接觸部11及/或柱子20。

晶粒10及虛擬晶粒12可以佈置於載體100的第一區域R1中。虛擬晶粒12可以佈置為接近第一區域R1的邊（side）。在虛擬晶粒12可以被佈置為接近第一區域R1的邊的情況下，虛擬晶粒12可以被佈置為接近子面板SP的邊。因此，子面板SP的剛性可能增加，且可能容易控制子面板SP的翹曲。根據本發明一些實施例，在平面上，可以沿著載體100的邊佈置虛擬晶粒12。由於虛擬晶粒12佈置於第一區域R1上，虛擬晶粒12可以在第一鋸切之後也佈置於載體100上。在第二鋸切後，可以除去虛擬晶粒12。

圖8為根據本發明一些實施例的半導體封裝的佈置圖。

參照圖8，本實施例的半導體封裝2a可以包括具有不同水平面積的多個子面板SP。雖然圖7A示出各子面板SP具有相同的水平面積，但參照圖8，各子面板SP可以具有不同的水平面積。換句話說，多個子面板SP中至少兩個子面板SP的水平面積可以彼此不同。

所述子面板SP的水平面積可以根據晶粒10的水平面積（尺寸）及/或虛擬晶粒的水平面積（尺寸），重佈線層40的圖案及/或光罩改變成多種方式。

在各子面板SP的水平面積不同的情況下，晶粒10及虛擬晶粒12仍可以被佈置於載體100的第一區域R1中。虛擬晶粒12可以被佈置為在第一區域R1內部接近載體100的邊（side）。在虛擬晶粒12被佈置為接近載體100的邊的情況下，子面板SP的剛性可能增加，且可能容易控制子面板SP的翹曲。

圖9為根據本發明一些實施例的半導體封裝的剖面圖，具體為示出在圖7A至圖7C的半導體封裝上佈置模塑層的狀態的剖面圖。

圖10A至圖10E為示出根據本發明一些實施例的半導體封裝製造方法的剖面圖。具體地，根據圖10A至圖10E所示的半導體封裝製造方法，在晶粒10與載體100彼此黏附的狀態下進行第一鋸切。

相對於圖3至圖4E所示的半導體封裝5的製造方法，圖9至圖10E的半導體封裝5的製造方法可以進一步包括虛擬晶粒12。另外，模塑層30可以在黏合層110上覆蓋晶粒10的側面、虛擬晶粒12的側面、晶粒10的上表面及虛擬晶粒12的上表面。並且，柱子20可以形成於晶粒10上，柱子20可以不形成於虛擬晶粒12上。換而言之，虛擬晶粒12的上表面可以直接接觸模塑層30。除了所述特徵，圖9至圖10E所示的半導體封裝5的製造方法可以與圖3至圖4E所示的半導體封裝5的製造方法實質上相同。

圖11A至圖11D為示出根據本發明一些實施例的半導體封裝製造方法的剖面圖。具體地，根據圖11A至圖11D所示的半導體封裝製造方法，在分離晶粒10與載體100後進行第一鋸切。

相對於圖5A至圖5D所示的半導體封裝5的製造方法，圖11A至圖11D所示的半導體封裝5的製造方法可以進一步包括虛擬晶粒12。另外，模塑層30可以在黏合層110上覆蓋晶粒10的側面、虛擬晶粒12的側面、晶粒10的上表面及虛擬晶粒12的上表面。並且，柱子20可以形成於晶粒10上，柱子20可以不形成於虛擬晶粒12上。換而言之，虛擬晶粒12的上表面可以直接接觸模塑層30。除了所述特徵之外，圖11A至圖11D所示的半導體封裝5的製造方法可以與圖5A至圖5D所示的半導體封裝5的製造方法實質上相同。

圖12為根據本發明一些實施例的半導體封裝的佈置圖。

參照圖12，半導體封裝2b可以包括載體100、佈置於載體100上的多個晶粒10及虛擬晶粒12a。圖12所示的載體100及多個晶粒10與圖7A至圖7C所示的半導體封裝2的載體100及多個晶粒10實質上相同，在此僅說明虛擬晶粒12a。

虛擬晶粒12a的水平面積可以與晶粒10的水平面積不同。例如，虛擬晶粒12a的水平面積可以大於晶粒10的水平面積。並且，虛擬晶粒12a的上表面的形狀可以與晶粒10的上表面的形狀相同及/或不同。

並且，虛擬晶粒12a可以被佈置為僅接近第一區域R1的一部分邊。儘管圖12示出虛擬晶粒12a被佈置為接近第一區域R1中彼此面對的兩個邊的示例，但虛擬晶粒12a可以被佈置為接近第一區域R1中一個或更多邊。換而言之，可以沿著第一區域R1中的至少一個邊佈置虛擬晶粒12a。另外，虛擬晶粒12a可以被佈置為僅接近子面板SP的一部分邊。換而言之，可以沿著子面板SP中至少一個邊佈置虛擬晶粒12a。

圖13為根據本發明一些實施例的半導體封裝的佈置圖。

參照圖13，半導體封裝2c可以包括載體100、佈置於載體100上的多個晶粒10以及虛擬晶粒10。圖13所示的載體100、多個晶粒10及虛擬晶粒12可以與圖7A至圖7C的半導體封裝2的載體、多個晶粒10及虛擬晶粒12實質上相同。

從載體100的邊至第一區域R1的第一水平距離L1可以小於多個第一區域R1之間的第二水平距離L2。在從載體100的邊至第一區域R1的第一水平距離L1小於多個第一區域R1之間的第二水平距離L2的情況下，在鋸切載體100後，第二區域R2充分圍繞第一區域R1，藉此，可能容易處理子面板SP。

所述第一水平距離L1和第二水平距離L2可以是指與第一水平方向、第二水平方向（X方向、Y方向）及/或對角線方向平行延長的距離。

圖14為根據本發明一些實施例的半導體封裝的佈置圖。

參照圖14，在半導體封裝2d中，虛擬晶粒12可以被佈置為在第一區域R1內部形成兩個行和列。這僅是示例，佈置虛擬晶粒12的行和列的個數不限於此。例如，虛擬晶粒12可以被佈置為在第一區域R1內部形成三個或更多行及/或列。

圖15為根據本發明一些實施例的半導體封裝的佈置圖。

參照圖15，在平面上，半導體封裝2e的虛擬晶粒12可以圍繞晶粒10。由於虛擬晶粒12佈置於第一區域R1上，虛擬晶粒12可以在第一鋸切之後也佈置於載體100上。在第二鋸切後，可以除去虛擬晶粒12。

圖16為示出根據本發明一些實施例的半導體封裝製造方法的進行過程的剖面圖。圖17為示出在根據本發明一些實施例的半導體封裝的製造方法的進程中進行載體100與黏合層110的分離（detach）製程之前的半導體封裝剖面的剖面圖。更詳細地，在下文中詳細闡述根據本發明一些實施例的半導體封裝製造方法的各步驟。

參照圖16及圖17，可以在晶粒10的上表面上形成柱子20。本實施例的柱子20可以形成於晶粒10上，且可以包括銅凸塊（Cu-stud bump）。

接著，進行在載體100上形成黏合層110的步驟。接著，進行將形成有柱子20的晶粒10佈置於黏合層110上的步驟。晶粒10被安置在載體100上。

接著，進行對半導體封裝進行模塑的步驟（Front-Mold）。在本步驟中，佈置於載體100上部的晶粒10被模塑層30模塑。換而言之，佈置於黏合層110上的晶粒10及柱子20被模塑層30模塑。此時，模塑層30可以包括環氧樹脂。

然後，進行通過對半導體封裝上表面（top side）進行頂部研磨（top grinding）來露出晶粒10上的柱子20的步驟（Co-grind）。透過本步驟，柱子20的上表面被露出，並且，柱子20可以透過所露出的上表面電性連接至重佈線線44及導電性通孔46。

接著，進行在半導體封裝的上表面形成重佈線線44、導電性通孔46及絕緣層50的步驟。在本步驟中，重佈線線44和導電性通孔46可以形成於絕緣層上。絕緣層50可以由樹脂塗層薄膜（Resin Coated Film; RCF）形成。另外，凸塊下金屬（Under Bump Metallurgy; UBM）層70可以形成於重佈線線44及導電性通孔46的上部。UBM層70可以電性連接至重佈線線44及導電性通孔46。UBM層70可以形成於形成在絕緣層50上部的鈍化層60上。透過本步驟，形成佈置於絕緣層50上的重佈線線44、導電性通孔36，及佈置於鈍化層60上的UBM層70（RCF-UBM）。

然後，進行將電性連接部件80佈置於UBM層70上的步驟。電性連接部件80可以形成為球（ball）狀（Ball mount）。

最後，進行從半導體封裝的下表面除去載體100及黏合層110的分離（detach）步驟。可以透過加熱除去載體100及黏合層110。

另一方面，在本實施例中，在除去載體100及黏合層110之前或之後可以進行將半導體封裝分成個別晶粒單位的第二鋸切製程。

圖18為示出根據本發明一些實施例的半導體封裝製造方法的進行過程的剖面圖。圖19為示出在根據本發明一些實施例的半導體封裝的製造方法的進程中進行背面研磨（back grinding）製程之前的半導體封裝剖面的剖面圖。更詳細地，在下文中詳細闡述根據本發明一些實施例的半導體封裝製造方法的各步驟。

參照圖18及圖19，可以在晶粒10的上表面上形成柱子20。本實施例的柱子20可以形成於晶粒10上，且可以包括銅凸塊（Cu-stud bump）。

接著，進行在載體100上形成黏合層110的步驟。接著，進行將形成有柱子20的晶粒10佈置於黏合層110上的步驟。晶粒10被佈置在載體100上。

接著，進行對半導體封裝進行模塑的步驟（Front-Mold）。在本步驟中，佈置於載體100上部的晶粒10被模塑層30模塑。換而言之，佈置於黏合層110上的晶粒10及柱子20被模塑層30模塑。此時，模塑層30可以包括環氧樹脂。

接著，進行除去載體100的步驟（Carrier De-bond）。在本步驟中，由於載體100被除去，半導體封裝的下表面被露出。隨之，晶粒10的下表面也被露出。然而，形成有柱子20的晶粒的上表面及側面已被模塑層30模塑，因此不被露出。

接著，進行在已除去載體100的半導體封裝的下表面上形成層壓層200的步驟。例如，可以透過黏附BSP層壓薄膜來形成層壓層200。

然後，進行通過對半導體封裝上表面（top side）進行頂部研磨（top grinding）露出晶粒10上的柱子20的步驟（Co-grind）。透過本步驟，柱子20的上表面被露出，並且，柱子20可以透過所露出的上表面電性連接至重佈線線44及導電性通孔46。

接著，進行在半導體封裝的上表面形成重佈線線44、導電性通孔46及絕緣層50的步驟。在本步驟中，重佈線線44和導電性通孔46可以形成於絕緣層50上。絕緣層50可以由樹脂塗層薄膜（Resin Coated Film; RCF）形成。另外，鈍化層60及UBM層70可以形成於重佈線線44、導電性通孔46及絕緣層50的上部。UBM層70可以電性連接至重佈線線44及導電性通孔46。UBM層70可以形成於形成在絕緣層50上部的鈍化層60上。透過本步驟，形成佈置於絕緣層50上的重佈線線44、導電性通孔36，及佈置於鈍化層60上的UBM層70（RCF-UBM）。

然後，進行將電性連接部件80佈置於UBM層70上的步驟。電性連接部件80可以形成為球（ball）狀（Ball mount）。

最後，進行從半導體封裝的下表面除去層壓層200的步驟。可以透過研磨半導體封裝的下表面來除去層壓層200（Back-grind）。

另一方面，在本實施例中，在除去層壓層200之前或之後可以進行將半導體封裝分成個別晶粒單位的第二鋸切製程。

1、1a、1b、2、2a至2e:半導體封裝 10:晶粒 12、12a:虛擬晶粒 20:柱子 30:模塑層 100:載體 110:黏合層 200:層壓層

圖1A為根據本發明一些實施例的半導體封裝的佈置圖，圖1B為根據本發明一些實施例的半導體封裝的剖面圖。圖1C為示出對半導體封裝進行第一鋸切並將所述半導體封裝分成為子面板的狀態的佈置圖。 圖2為根據本發明一些實施例的半導體封裝的佈置圖。 圖3為根據本發明一些實施例的半導體封裝的剖面圖。 圖4A至圖4E為示出根據本發明一些實施例的半導體封裝製造方法的剖面圖。 圖5A至圖5D為示出根據本發明一些實施例的半導體封裝製造方法的剖面圖。 圖6為根據本發明一些實施例的半導體封裝見的佈置圖。 圖7A為根據本發明一些實施例的半導體封裝的佈置圖，圖7B為根據本發明一些實施例的半導體封裝的剖面圖。圖7C為對半導體封裝進行第一鋸切而將其分成為子面板的狀態的佈局圖。 圖8為根據本發明一些實施例的半導體封裝的佈置圖。 圖9為根據本發明一些實施例的半導體封裝的剖面圖。 圖10A至圖10E為示出根據本發明一些實施例的半導體封裝製造方法的剖面圖。 圖11A至圖11D為示出根據本發明一些實施例的半導體封裝製造方法的剖面圖。 圖12為根據本發明一些實施例的半導體封裝的佈置圖。 圖13為根據本發明一些實施例的半導體封裝的佈置圖。 圖14為根據本發明一些實施例的半導體封裝的佈置圖。 圖15為根據本發明一些實施例的半導體封裝的佈置圖。 圖16為示出根據本發明一些實施例的半導體封裝製造方法的進行過程的剖面圖。 圖17為示出本發明一些實施例的半導體封裝製造方法的進行過程的剖面圖。 圖18為示出根據本發明一些實施例的半導體封裝製造方法的進行過程的剖面圖。 圖19為示出根據本發明一些實施例的半導體封裝製造方法的進行過程的剖面圖。

1:半導體封裝

10:晶粒

100:載體

B-B':線

L1:第一水平距離

L2:第二水平距離

L3:第三水平距離

R1:第一區域

R2:第二區域

SL1:第一切割道

SP:子面板

X、Y、Z:方向

Claims (16)

1. 一種半導體封裝製造方法，其特徵在於，包括：將多個晶粒在水平方向上彼此間隔開且佈置在載體上的步驟； 第一鋸切步驟，其中，鋸切所述載體以分成佈置有所述多個晶粒的子面板； 對所述多個晶粒的測試步驟；以及 第二鋸切步驟，其中，在所述子面板的所述多個晶粒之間進行鋸切且將所述多個晶粒分成個別半導體封裝， 其中，所述載體包括佈置有所述晶粒的多個第一區域和沒有佈置所述晶粒的第二區域，以及， 從所述載體的邊（side）至所述第一區域的第一水平距離小於從所述第一區域至所述第一區域的第二水平距離。
2. 如請求項1所述的半導體封裝製造方法，其特徵在於， 透過沿著佈置於所述第二區域中的第一切割道進行鋸切而進行所述第一鋸切步驟。
3. 如請求項2所述的半導體封裝製造方法，其中： 從所述載體的邊至所述第一區域的第一水平距離 小於第三水平距離，所述第三水平距離為從所述第一區域至相對接近所述第一切割道的所述子面板的邊的距離。
4. 如請求項1所述的半導體封裝製造方法，其特徵在於 在所述子面板中， 在平面上， 所述第二區域圍繞所述第一區域。
5. 如請求項1所述的半導體封裝製造方法，其特徵在於， 所述載體被分成多個所述子面板，以及 所述多個子面板中至少兩個所述子面板的水平面積彼此不同。
6. 一種半導體封裝，其特徵在於，包括： 載體； 黏合層，佈置於所述載體上； 多個晶粒，佈置於所述黏合層上且由所述黏合層彼此黏合，其中， 所述載體包括佈置有所述多個晶粒的多個第一區域和沒有佈置所述多個晶粒的第二區域，以及， 從所述載體的邊到所述第一區域的水平距離小於從所述第一區域至所述第一區域的水平距離。
7. 如請求項6所述的半導體封裝，其特徵在於， 在所述第二區域中佈置用於鋸切所述載體的第一切割道。
8. 如請求項6所述的半導體封裝，其特徵在於， 在平面上， 所述第二區域圍繞所述第一區域。
9. 一種半導體封裝製造方法，其特徵在於，包括：將多個晶粒彼此間隔開且佈置在載體上的步驟； 第一鋸切步驟，其中，鋸切所述載體以分成佈置有所述多個晶粒及虛擬（dummy）晶粒的子面板； 對所述晶粒的測試步驟；以及 第二鋸切步驟，其中，在所述子面板的所述多個晶粒之間進行鋸切以將所述多個晶粒分成個別半導體封裝， 所述載體包括佈置有所述多個晶粒的多個第一區域和沒有佈置有所述多個晶粒的第二區域，以及， 所述虛擬晶粒被佈置為接近所述第一區域的邊（side）。
10. 如請求項9所述的半導體封裝製造方法，其特徵在於， 所述虛擬晶粒的水平面積不同於所述晶粒的水平面積。
11. 如請求項9所述的半導體封裝製造方法，其特徵在於， 在平面上， 在所述子面板內部， 所述虛擬晶粒圍繞所述晶粒，且 沿著所述子面板的至少一個邊佈置。
12. 如請求項9所述的半導體封裝製造方法，其特徵在於， 所述虛擬晶粒沿著所述載體的邊佈置。
13. 如請求項9所述的半導體封裝製造方法，其特徵在於， 在平面上， 所述虛擬晶粒形成一個或更多行或列且佈置於所述子面板的內部。
14. 一種半導體封裝，其特徵在於，包括：載體； 黏合層，佈置於所述載體上；及 多個晶粒和虛擬晶粒，佈置於所述黏合層上且被所述黏合層彼此黏合，其中， 所述載體包括佈置有所述多個晶粒和虛擬晶粒的多個第一區域和沒有佈置有所述晶粒的第二區域，以及， 所述虛擬晶粒佈置為所述第一區域的至少一個邊。
15. 如請求項14所述的半導體封裝，其特徵在於， 在平面上， 在子面板的內部， 所述第二區域圍繞所述第一區域，以及 所述虛擬晶粒沿著所述載體的邊佈置。
16. 如請求項14所述的半導體封裝，其特徵在於， 在平面上， 所述虛擬晶粒 在所述第一區域的內部， 沿著所述第一區域的至少兩個邊佈置。