TW202418509A - 用於增強冷卻的半導體封裝結構 - Google Patents

用於增強冷卻的半導體封裝結構 Download PDF

Info

Publication number
TW202418509A
TW202418509A TW112136819A TW112136819A TW202418509A TW 202418509 A TW202418509 A TW 202418509A TW 112136819 A TW112136819 A TW 112136819A TW 112136819 A TW112136819 A TW 112136819A TW 202418509 A TW202418509 A TW 202418509A
Authority
TW
Taiwan
Prior art keywords
die
support
semiconductor package
htc
processor
Prior art date
Application number
TW112136819A
Other languages
English (en)
Inventor
唐和明
盧超群
Original Assignee
銓心半導體異質整合股份有限公司
鈺創科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 銓心半導體異質整合股份有限公司, 鈺創科技股份有限公司 filed Critical 銓心半導體異質整合股份有限公司
Publication of TW202418509A publication Critical patent/TW202418509A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3672—Foil-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3732—Diamonds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08137—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08146—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a via connection in the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16153—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/16155—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. being an insulating substrate with or without metallisation
    • H01L2224/16157—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. being an insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5387—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1436—Dynamic random-access memory [DRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B80/00—Assemblies of multiple devices comprising at least one memory device covered by this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

本案揭露一種半導體封裝，其包含：處理器裸晶，其由前側或後側電源供給網路供電；多個記憶體裸晶及控制裸晶，其堆疊於所述處理器裸晶之上；多個高熱導率HTC互連件，其形成於所述裸晶上、定位於所述裸晶之間及/或與所述裸晶並排放置；HTC基板，其承載所有所述裸晶；HTC結構構件；及HTC散熱片/散熱器，其中所述裸晶及所述HTC散熱片熱耦合到所述半導體封裝中的其它HTC元件。所述半導體元件可經配置以超越傳統單側互連及冷卻拓撲以實現雙側或多側冷卻、供電及傳訊。

Description

用於增強冷卻的半導體封裝結構
本揭露涉及一種半導體封裝，且更特定來說，涉及一種能夠增強3D IC散熱的半導體封裝。
儘管近期歸因於工程及材料科學偉大成就的演進，例如涉及極複雜多步光刻圖案化、新應變改良材料及金屬氧化物閘極，但常規電晶體的2D幾何微縮正快速接近“紅磚牆”。3D IC (3D積體電路)的集成通過在單個中介層或基板上垂直堆疊IC及/或電晶體層以提供極密集的IC呈現出相較於傳統2D IC及2D封裝集成的重大轉變。3D IC已被公認為下一代半導體技術，其具有高性能、低功耗、物理尺寸小及高集成密度的優點。3D IC提供持續滿足後代裝置的性能/成本需求同時保持更寬鬆閘極長度及更低工藝複雜性的一途徑。
針對例如高性能計算(HPC)、資料中心、人工智慧(AI)及智慧手持設備的高端應用，通常會採用包含特別具有處理器及記憶體的多個主動裸晶的先進SiP (系統級封裝)以在更小的外形規格內提高計算能力。本文中描述的先進SiP包含圖1A中展示的2.5D IC、圖1B中展示的扇出SiP、圖1C中展示的嵌入式SiP、圖1D中展示的矽光子及圖1E中展示的3D IC。
在圖1A中，2.5D IC結構90包含通過多個焊料凸塊903支撐矽中介層902的層壓基板901。常用於2.5D IC封裝中且含有矽通孔(TSV) 904的矽中介層902可用作一平臺以橋接層壓基板901與涵蓋3D IC (例如高頻寬記憶體(HBM)動態隨機存取記憶體(DRAM)堆疊，即，圖1A中的記憶體結構905及處理器IC 907)的IC塊之間精細的線條及空間(L/S)間距落差。矽中介層902可擁有針對不同應用而具有不同功能的被動及/或主動IC。除記憶體裝置(例如記憶體結構905)及邏輯裝置(例如處理器IC 907)之外，包含其它類型的主動IC (例如類比及混合信號裝置)、MEMS (微電機系統)裝置及被動裝置的各種其它類型的電子元件均可安裝於由晶圓級工藝生產的矽中介層902上。這些電子元件可佈置成裸晶並排放置的2D IC形式、含有多個3D記憶體結構905與處理器並排安裝於中介層(圖1A)上的2.5D IC形式，或將處理器安裝於中介層上，並在處理器頂部上安裝記憶體結構905的3D IC封裝形式。例如，圖1A中的記憶體結構905可為HBM DRAM堆疊，其包含通過現在的銅柱微凸塊或隨著工藝成熟通過未來的銅混合接合層來垂直堆疊於基板控制裸晶905b之上的多個DRAM裸晶905a。如圖1A中展示，矽中介層902使用微凸塊或焊料凸塊接合於在層壓基板901的上方，而層壓基板901可通過下面的多個球柵陣列(BGA)焊料球906接合到印刷電路板PCB (圖中未展示)。
在圖1B中，可採用扇出封裝結構91，其中晶片913a及913b上的電性連接從晶片的有效表面扇出以使外部I/O 的焊料凸塊903a能夠放置到晶片的界限外。扇出封裝結構91包含模封於模封化合物中的一或多個半導體晶片(例如晶片913a及晶片913b)，並允許個別晶片連接到扇出佈線層或重佈層(RDL) 911並與焊料凸塊903a耦合或替代地，與微凸塊耦合以連接到基板901，基板901可為使用焊料凸塊或焊料球906接合到下一層階基板(例如PCB)的層壓基板、中介層或扇出封裝結構。除圖1B中展示的結構之外，還存在各種其它扇出封裝結構，包含含有模通孔(Through Mold Via，TMV，見圖2)及形成於TMV頂部上的適當表面塗層的結構，表面塗層暴露於頂部模封化合物表面或將圖1B中的RDL 911連接到形成於模封化合物頂部上的另一RDL以促進隨後將另一電子元件(例如記憶體)垂直安裝於扇出結構的頂部上。圖2中描繪的最高容量商業化扇出封裝可在智慧手持應用中見到，其中應用處理器(AP)裸晶嵌入模封化合物中且DRAM封裝安裝於扇出結構上。
在圖1C中，嵌入式SiP 92包含嵌入層壓基板901中的一或多個裝置923。一或多個裝置923可為嵌入式矽互連件(其可為被動裝置或主動裝置)、主動IC裝置(例如DC-DC轉換器)或嵌入式被動裝置(例如電容器或電感器)。此外，其中嵌入有裝置923的層壓基板901可根據應用而通過焊料球906或微凸塊進一步接合到另一層壓基板或PCB 908。嵌入式SiP通常連同先進SiP一起實施，先進SiP包含含有嵌入模封化合物(圖1B)中的裸晶的扇出結構。
在圖1D中，矽光子結構93包含CMOS裸晶916、其內嵌入有調製器919及光電檢測器920的波導結構918及將光學信號耦合進出波導結構918的光纖921。雷射二極體917及波導結構918以及耦合到波導結構的元件集成於具有TSV的矽中介層914之上。由晶圓級工藝生產的矽中介層914可經配置而通過用於外部連接的多個焊料凸塊或微凸塊903安裝於基板(例如層壓基板)上。
在圖1E中，基於3D IC的結構94包含第一裸晶940 (呈裸晶形式)及第二裸晶941 (也呈裸晶形式)。第一裸晶940可為處理器裸晶，而第二裸晶941可含有DRAM裸晶或其它類型的記憶體裝置，例如SRAM。第二裸晶941可通過各種合適的接合技術(包含覆晶及銅混合接合)堆疊於第一裸晶940上。基於3D IC的結構94允許第一裸晶940 (例如處理器裸晶)近距離存取第二裸晶941 (例如記憶體裸晶)，在所有先進SiP (見圖1A到1E及圖2)中處理器與記憶體之間具有最短資料傳送時間。
未來，3D IC應用的數目將穩定增加。預期3D IC將在需要“極端”超高性能、更高功率效率裝置的應用(例如高性能計算及資料中心(HPC)、AI (人工智慧)/ML (機器學習)、5G/6G網路、圖形、智慧手機/穿戴式設備、汽車及其它)中找到廣泛用途。這些裝置包含CPU (中央處理單元)、GPU (圖形處理單元)、FPGA (現場可程式化邏輯閘陣列)、ASIC (專用IC)、TPU (張量處理單元)、集成光子、AP (手機應用處理器)及封包緩衝器/路由器裝置。
為了加快採用，3D IC系統必須經由涉及矽IP、IC/小晶片及IC封裝且解決伴隨功率及熱挑戰的IC封裝系統協同設計來全盤構建。與2D封裝對每“平方釐米”的性能、功率、面積及成本(Performance, Power, Area, and Cost，PPAC)優化相比，3D IC的IC封裝系統協同設計旨在實現對每“立方毫米” 的PPAC優化，其中現在在所有權衡決策中必須考慮涵蓋IC、中介層、IC封裝基板、IC封裝及系統印刷電路板(PCB)的垂直尺寸。
商用3D IC (例如3D HBM DRAM記憶體堆疊)越來越多地受到在主動裸晶及矽中介層兩者中含有矽通孔(Through Silicon Via，TSV)的商用2.5D IC (例如圖1A中展示的2.5D IC結構90)支援。通過適當散熱解決方案，3D IC最終可使用互連技術(例如TSV、含有互連佈線及微通孔的RDL、使用銅柱微凸塊或焊料凸塊的覆晶接合及由索尼(Sony)最先證明用於裸晶間通信的互補金屬氧化物半導體(CMOS)圖像感測器的新興銅混合接合)實現記憶體上疊記憶體、邏輯上疊記憶體、邏輯上疊邏輯。
3D IC允許來自不同製造工藝及節點的異質裸晶垂直堆疊、晶片再利用及SiP中小晶片用於已突破最先進節點單個裸晶的限制的高性能應用。3D IC集成可經由3D單片集成及/或不同裸晶(如同HBM DRAM堆疊的情況)或嵌入不同封裝層中的裸晶的垂直集成來進行。
3D單片集成通常涉及多個主動矽層與層之間的垂直互連件的垂直集成。單片3D IC構建於多個主動矽層及層之間的垂直互連件上。其仍處於早期開發階段且尚未廣泛部署。近來，“中央處理單元(CPU)上疊快取記憶體”的3D IC結構已使用銅混合接合呈現及商業化。現今，HBM DRAM堆疊(其中的每一者是通過將數個DRAM裸晶垂直集成於控制IC上來創建)代表現今最大量的商用3D IC。3D IC對要求在給定裝置佔用面積中堆積更多晶體管的應用來說是理想的，例如用於行動應用的單晶片系統SoC (例如圖2中的AP)及用於已超越最先進節點處的單裸晶限制的其它應用，例如HPC、資料中心及AI。
行動裝置(例如智慧手機)由於僅能使用小面積進行散熱、且僅有較小的空間可用於實施散熱解決方案，加上行動裝置中所產生的熱須受到相對較低的最大允許殼體溫度所限制，一般在44℃到50℃之間，因此面臨特殊熱管理挑戰。
圖2展示基於疊層封裝(Package-on-Package，PoP)結構96的當前智慧行動應用。如圖2中展示，DRAM封裝931堆疊於POP結構中的應用處理器(AP)封裝932上。DRAM封裝931包含堆疊於層壓基板9312上的DRAM裸晶9311、模封DRAM裸晶9311的模製層9313 (例如模封化合物)及形成於層壓基板9312上的垂直接合到AP封裝932的焊料球9314。AP封裝932包含AP裸晶9321、模封AP裸晶9321的模製層9322、形成於模製層9322中且耦合到DRAM封裝931的焊料球9314的多個TMV 9323及形成於AP 9321及模製層9322上的RDL 9324及形成於RDL 9324上的焊料球9325。此外，PoP結構96通過焊料球9325安裝於PCB 933上，且散熱器934安置於具有熱界面材料(TIM) 9381的DRAM封裝931之上。PoP結構96及PCB 933安置於顯示面板936下的智慧行動裝置的殼體935內部。為了降低干擾，防護屏937可安置於具有熱界面材料(TIM) 9382的散熱器934上且在顯示面板936下以便保護PoP結構96。此外，間隙填料939可添加於PCB 933與殼體935之間以填充PCB 933與防護屏/殼體之間中的空間。
在圖2中展示的智慧行動裝置結構中，由AP裸晶9321產生的熱主要通過安裝於AP封裝932頂部上的模製堆疊裸晶DRAM BGA封裝931耗散到散熱器934及接著到殼體935。
與通過自然對流及輻射(其主要取決於行動裝置的表面積)將熱從殼體935的表面移除到周圍環境相比，從AP裸晶9321的熱點到殼體935的表面存在較高熱電阻(因為用於模製層9313及9322中的模封化合物實際上是熱絕緣體)。為將殼體溫度控制到低於其最大允許溫度，通常在44℃到50℃之間，此將導致圖2中的半導體封裝可承受的最大AP功率受到限制。針對其空間寶貴且通常沒有空間可裝設風扇及鰭式散熱片的行動裝置，圖2中展示的從AP封裝到殼體的散熱是主要散熱方式。
在應用及資料傳輸持續爆炸式增長的驅動下，行動裝置的AP功率預期將增加，借此嚴重挑戰圖2中展示的PoP封裝結構的冷卻極限。此外，更高資料流程量需要更高記憶體容量來與更強大、更高功率的AP裸晶通信。為了增加記憶體容量同時提高從扇出AP封裝到殼體的散熱效率，可在垂直或封裝厚度方向上將裸晶形式的更多DRAM裸晶(在DRAM裸晶底部上根據需要含有控制IC)堆疊於AP封裝上或更好地堆疊於AP裸晶(在3D IC中)或高熱導率中介層(在2.5D IC中)上，而非堆疊模封DRAM層壓封裝(如圖2中展示)，應理解，與裸晶中的矽基板相比，用於DRAM封裝中的層壓基板及用於DRAM封裝及扇出AP封裝兩者中的模封化合物是不良熱導體。
與安裝於PCB上的2D DRAM封裝相比，3D DRAM堆疊(例如，基於行動裝置的寬I/O DRAM裸晶或HPC、資料中心及AI應用的HBM DRAM裸晶)提供更低功率、更高頻寬及更高密度優點。在3D DRAM堆疊中，每單位面積功率可由於更多裸晶堆疊而增大(其中垂直堆疊中的相鄰裸晶彼此加熱)且在用於行動裝置中的空氣冷卻的情況中，底部及中間層級DRAM與更靠近散熱片(heat spreader)或熱導板及散熱器(heatsink)的其頂部上的裸晶相比通常具有有限散熱路徑。這兩種因素均可能造成3D裝置過熱(與2D記憶體相比)，其中底部層最熱而頂部層較冷。DRAM中的高溫可導致性能及效率降低，尤其當動態熱管理方案用於當溫度變得過高時調節DRAM頻寬。過熱還可致使裝置停轉(即，被禁止存取)以及可靠性問題。所有電子裝置在特定溫度範圍內可靠運轉。隨著更多DRAM裸晶垂直堆疊於處理器上，需要新的熱解決方案來緩解與較底層DRAM裸晶及控制IC相關聯的過熱效應，尤其當其直接堆疊於較高功率處理器(例如AP裸晶或3D IC中的處理器)頂部上時，這將導致上述過熱效應更加嚴重。
隨著過熱效應使用本文中公開的新熱管理解決方案來解決，將多個DRAM裸晶(及控制IC)直接放置於處理器頂部上(無論其是AP裸晶還是HPC、資料中心及AI應用的處理器)不僅有助於增大記憶體容量，而且有助於減小計算及記憶體頻寬間隙。未來，處理器速度的提高率將不斷超過DRAM記憶體速度的提高率。微處理器的成長指數基本上大於DRAM的成長指數，但每一者都呈指數提高。如圖3 (引用自美國加州大學柏克萊分校的Riselab)中展示，處理器與記憶體之間的互連頻寬滯後於處理器性能增益。此導致使處理器性能無法被充分利用的“存儲牆”效應。記憶體延時及頻寬將繼續限制系統性能，而記憶體頻寬將持續落後於例如HPC、資料中心及AI的高端應用的峰值FLOP速率，如圖3中展示。這種不平衡同樣也適用於應用處理器，且儘管行業不斷需要更高計算性能，這種不平衡已導致每年不斷擴大的顯著瓶頸。
現今，2.5D IC及3D IC (例如行動裝置的HBM DRAM堆疊或類似地，寬I/O DRAM堆疊)採用單側封裝拓撲，其含有從用於供電及傳訊的頂部IC及單側區域電性互連件的頂側(例如，從底部IC (例如圖1A中的控制裸晶)的底側)到上方裸晶的單側冷卻，一次一個裸晶。這些封裝拓撲例如通過包含覆晶組合件、TSV及RDL的互連技術來創建。在對3D IC供電時，設計者在設計電源供給網路時必須考慮所有堆疊裸晶/封裝層，其中頂部上的裸晶從下方裸晶獲得其電力且底部裸晶從2.5D中介層(圖1A)或層壓基板(圖1B及2)獲得其電力。單側互連件及單側冷卻不可擴展，因為3D IC佔用面積(例如，見關於3D IC的圖1E或關於2.5D IC的圖1A中的HBM堆疊)不隨堆疊中的裸晶數目增加而變化。單側電互連件及冷卻對3D IC設計者提出最佳設計解決方案的PPAC優化造成嚴格的約束。
本揭露的一個方面提供一種半導體封裝。所述半導體封裝包含第一裸晶及第一支撐件。所述第一裸晶具有前側及背側。所述第一支撐件安置於所述第一裸晶正下方且熱耦合到所述第一裸晶。所述第一支撐件的熱導率大於所述第一裸晶的熱導率。
本揭露的另一方面提供一種允許雙側或多側供電及傳訊以及雙側或多側冷卻的半導體封裝。所述半導體封裝包含處理器裸晶、多個記憶體裸晶及控制裸晶或多個3D記憶體堆疊、第一高熱導率(HTC)結構及多個其它HTC結構。所述處理器裸晶具有前側及背側。所述第一HTC結構安置於所述處理器裸晶正下方且熱耦合到所述處理器裸晶。所述第一HTC結構的熱導率大於所述處理器裸晶的熱導率。所述記憶體裸晶及所述控制裸晶堆疊於所述處理器裸晶之上。所述多個其它HTC結構安置於所述處理器裸晶與控制裸晶之間、安置於鄰近垂直堆疊的記憶體裸晶之間、與所述裸晶並排放置及/或創建於所述裸晶上作為所述半導體結構中的這些裸晶的集成部分。所述多個其它HTC結構的熱導率中的每一者大於所述處理器裸晶的熱導率。
[優先權主張]
本申請案主張2022/09/26申請的美國臨時申請案第63/409,854號、2022/12/14申請的美國臨時申請案第63/432,414及2023/09/15申請的美國臨時申請案第63/583,008的優先權及益處，所述美國臨時申請案的內容以全文引用的方式併入本文中。
以下描述伴隨圖式，圖式併入本說明中且構成本說明書的一部分且說明本揭露的實施例，但本揭露不限於實施例。另外，以下實施例可經適當集成以完成另一實施例。
參考「一個實施例」、「實施例」、「示範性實施例」、「其它實施例」、「另一實施例」等指示所描述的本揭露的實施例可包含特定特徵、結構或特性，但並非每個實施例必然包含特定特徵、結構或特性。此外，短語「在實施例中」的重複使用不一定指代相同實施例，但也可能是如此。
為了使本揭露完全可理解，在以下描述中提供詳細步驟及結構。顯而易見，本揭露的實施方案不限制所屬領域的技術人員已知的特殊細節。另外，未詳細描述已知結構及步驟以免不必要地限制本揭露。本揭露的優選實施例將在下文詳細描述。然而，除詳細描述之外，本揭露還可廣泛實施於其它實施例中。本揭露的範圍不限於詳細描述，而是由申請專利範圍界定。
本發明公開用於創建含有前側電源供給網路(Front-side Power Delivery Network，FSPDN)或背側電源供給網路(Back-side Power Delivery Network，BSPDN)的3D IC及2.5D IC互連結構的方法、工藝及結構，從而通過使用RDL、通孔(例如TSV、TMV、鑽石通孔(Through Diamond Via，TDV及/或矽-鑽石通孔(Through Silicon/Diamond Via，TSDV))、高導熱率(High Thermal Conductivity，HTC)支撐件及HTC結構構件(例如HTC中介層式間隔件，例如鑽石中介層式間隔件)的組合來實現跨接裸晶或多側電性互連(例如，從3D IC的底部裸晶或中介層直接到3D IC中的任何其它裸晶)。這些3D IC及2.5D IC結構還通過使用(但不限於) RDL、通孔、HTC支撐件、HTC結構構件(包含HTC中介層式間隔件，例如鑽石中介層式間隔件)、隔熱層(包含氣隙及熱超材料結構)、散熱層、散熱片(或蓋)及散熱器的組合來實現從3D IC的頂側、3D堆疊中的其底側及晶片側進行雙側或多側系統級冷卻。散熱可包含散熱器、HTC (例如銅或鑽石)散熱片、熱導板或與例如集成在相對於顯示器側的行動裝置的後蓋的HTC散熱片或熱導板(注：針對液體冷卻應用，散熱片可為冷卻板且散熱片可為歧管)。在本文中，具有熱導率大於用於相同半導體封裝中的裸晶構造的半導體材料稱為高熱導率(HTC)材料。儘管在此處是使用鑽石作為示範，但也可考慮其它HTC材料。在地球上任何已知材料中，鑽石擁有在高於約100K的溫度下的最高熱導率(約2000 W/m．K及更高的TC)(其是銅的熱導率的5倍)、極高擊穿場(約20 MV/cm)及極低熱膨脹係數(室溫下約1 ppm/℃)。如同矽中介層的情況，鑽石可用於使用本文中公開的工藝創建含有重佈層(Redistribution Layer，RDL)及鑽石通孔(Through Diamond Via，TDV)的鑽石中介層。因此在此選擇鑽石進行說明，因為其是用於微電子器件散熱的優質材料。
在一些實施例中，本文中描述的HTC材料可包含除鑽石之外的其它材料，例如石墨烯、氮化硼、砷化硼、立方砷化硼、氮化鋁、碳化矽或其組合，且用於形成複合晶圓的HTC基板可由矽、鑽石、石墨烯、氮化硼、砷化硼、立方砷化硼、氮化鋁、碳化矽或其組合組成。
本文中公開的3D IC可含有相同、類似或不同尺寸的IC。3D IC結構中的IC可含有呈裸晶形式的主動IC、嵌入層壓基板或模封化合物中的IC、相同封裝層中的各種IC、像是中介層的互連結構(例如HTC支撐件)或中介層式的間隔件(HTC結構構件)、離散/被動或嵌入式被動元件、微電機(MEMS)裝置及所嵌入的其它類型的電子元件。IC、中介層及間隔件可含有貫穿通孔及IC的前側(晶片後道工序BEOL)側及其底側兩者上的RDL。使用模封化合物嵌入IC、鑽石中介層及/或鑽石板還允許在模封化合物內創建TMV，從而連接堆疊層中的嵌入IC結構的頂側及底側上的RDL。每一堆疊層可包含有一或多個IC，且與3D IC結構中的其它堆疊層相比這些IC可具有相同尺寸或不同尺寸。即使在示範中是使用了3D IC及2.5D IC結構，但方法、工藝及結構也可應用於其它可行先進系統級封裝(SiP)，包括扇出嵌入式SiP、矽光子及其組合，包含圖1A到1E中說明的內容，特別當SiP用於在封裝厚度方向(z方向)上併入各種裸晶時。
使用3D IC作為實例，圖4展示根據本揭露的一個實施例的半導體封裝10。半導體封裝10包含裸晶101及102，其中的每一者含有FSPDN、HTC支撐件103、HTC結構構件1501、HTC散熱片及散熱器1503。在一些實施例中，裸晶101可為處理器裸晶或邏輯裸晶，且裸晶102可為記憶體裸晶，例如DRAM裸晶或靜態隨機存取記憶體(SRAM)裸晶，視需要亦可包含控制裸晶。如圖4中展示，裸晶101及102可具有相同尺寸以在此用於示範目的(其也可具有不同尺寸)且可嵌入支撐件103之上的模封化合物中。明確來說，記憶體裸晶及控制裸晶102可堆疊於處理器裸晶101之上。
HTC支撐件103安置於裸晶101正下方且熱耦合到裸晶101。此外，支撐件103的熱導率大於裸晶101的熱導率；因此，由裸晶101產生的熱可在向下通過HTC支撐件103耗散，HTC支撐件103勝過低熱導率(LTC)支撐件，例如層壓基板或PCB。
支撐件103包含由具有大於裸晶101的熱導率的材料組成的HTC中介層，支撐件103例如可由矽或可由微制程建造的其它合適HTC材料組成。在一些實施例中，支撐件103可由HTC材料組成，包含鑽石、矽、石墨烯、氮化硼、砷化硼、立方砷化硼、氮化鋁、碳化矽或其組合。支撐件103例如可為含有其頂側及底側上的RDL及TDV的鑽石中介層，其可使用全尺寸(直徑12'')重組鑽石晶圓及圖9A到9D中描述的工藝構建。此外，支撐件103可使用全尺寸(例如直徑12'')重組矽-鑽石複合晶圓(例如雙晶圓或三晶圓)及圖10A到10D或圖11A到11D中展示的工藝構建。其包含鑽石部分1301及矽部分1032，且兩者中可形成有矽-鑽石通孔(TSDV) 1033。根據應用，TSDV 1033可用作電源通孔、信號通孔、光學通孔及/或熱通孔。支撐件103可進一步通過焊料凸塊1201安裝於有機層壓基板或PCB 1401上，如圖4中展示。
另外，HTC支撐件103可具有大於裸晶101的截面寬度的橫截面寬度，使得HTC結構構件1501可與裸晶101及102並排安置於支撐件103上且熱耦合到支撐件103 (見圖4)。結構構件1501包含由具有優選地大於矽的熱導率的HTC材料組成的中介層式間隔件1511。舉例來說，間隔件1511可為HTC中介層，例如與裸晶101及102並排放置於每一堆疊層處的鑽石中介層。這些HTC間隔件1511使得由裸晶101及102在每一堆疊層中產生的熱能在每一堆疊層及支撐件103中橫向擴散以在向上方向上耗散到散熱片1503及在向下方向上耗散到支撐件103。在一些實施例中，本文中提及的間隔件1511還可為矽中介層。在一些實施例中，間隔件1511 (及結構構件1501的其它元件)可由HTC材料組成，包含鑽石、矽、石墨烯、氮化硼、砷化硼、立方砷化硼、氮化鋁、碳化矽或其組合。HTC間隔件1511可為含有其頂側及底側上的RDL且具有TDV的鑽石中介層或含有其頂側及底側上的RDL且具有TSDV的矽-鑽石中介層，即HTC支撐件103。
除傳統3D IC的一次一個裸晶的電力及信號傳送方式之外，半導體封裝10還實現跨接裸晶或多側的電力及信號傳送方式，例如從基板到處理器、接著從處理器到控制IC及接著從控制IC到底部DRAM裸晶、一次一個裸晶等。舉例來說，跨接裸晶設計允許電力及信號通過利用涉及間隔件1511、通孔(例如裸晶中的TSV、間隔件1511中的TDV或TSDV 1521及/或TMV (未展示))、RDL及覆晶或銅混合接合的適當路徑同時繞過多個裸晶102中位於底部的裸晶102而從裸晶101傳輸到多個裸晶102中位於頂部的裸晶102。
再者，半導體封裝10實現3D IC結構的雙側或多側冷卻，使得邏輯裸晶101 (其可為高功率處理器)能(1)從3D IC結構的頂側(例如頂部記憶體裸晶102)到散熱片1503及(2)從3D IC結構的底側(即，從邏輯裸晶101)向下到HTC支撐件103 (例如矽-鑽石中介層)及接著向上到與IC並排放置的間隔件1511及結構構件1501到散熱器1503等路徑散熱。
散熱片1503安置於裸晶101、102及結構構件1501之上。散熱片1503可包含HTC熱界面材料(TIM)或HTC層1503A (例如，由鑽石製成)、HTC蓋(例如，由銅製成)、熱導板腔或HTC集成散熱片1503B及HTC散熱器1503C (例如鰭式或平面散熱器)。在一些實施例中，HTC結構構件1501可進一步包含熱耦合到散熱片1503及支撐件103的垂直架1516。垂直架1516可由HTC材料製成，例如與蓋1503B相同的材料，使得傳輸到HTC支撐件103的熱不僅可通過間隔件1511還可通過垂直架1516而朝向蓋1503B向上耗散，借此進一步提高冷卻效率。另外，在一些實施例中，蓋1503B可根據需要通過使用TIM或合適接合層來熱耦合到HTC層1503A且與HTC層1503A集成，且散熱器1503C也可根據需要通過使用TIM或合適接合層來熱耦合到蓋1503B及HTC層1503A且與蓋1503B及HTC層1503A集成。然而，本揭露不限於此。
在一些實施例中，散熱片1503可為集成散熱片，其是處理器封裝的金屬外蓋。其可充當圍繞處理器的保護殼及也可作為使熱在處理器與散熱器之間交換的路徑。在此情況中，集成散熱片可通過TIM (例如散熱膏)附接到處理器的背側。集成散熱器是接合到支撐且包圍處理器以保護處理器的基板(例如支撐件103或層壓基板)的典型矩形散熱片環與放置於矩形散熱片環頂部上的平面散熱器的組合。HTC層1503A或集成散熱片1503可任選地安置(例如，使用直接接合或涉及接合層的接合，見圖5A到5D)於頂部裸晶102上及頂部間隔件1511上以實現與頂部裸晶102及頂部間隔件1511的直接熱及/或物理接觸。在一些其它實施例中，散熱片1503的元件可進一步包含金屬蓋、熱導板、冷卻板、歧管或其組合。
在本實施例中，安置於3D IC結構中的蓋1503B與頂部裸晶102及頂部間隔件1511之間的HTC層1503A (例如HTC鑽石板)可覆蓋於蓋1503B的內部，其中蓋1503B的面積可比下方的3D IC結構大許多倍用於增強散熱。
關於散熱片1503，銅散熱器可提供比鋁散熱器更好的熱性能。銅熱導板是兩相裝置(其與熱晶片接觸)的平面熱管，其包括蒸發器、含有將熱從蒸發器轉移到冷凝器的例如水的工作流體的真空密封熱導板及可將其中的蒸汽冷凝且散發熱以使液體回流到蒸發器的冷凝器。室內低壓允許水能夠在比正常沸騰溫度(即，100℃)低得多的溫度汽化，借此創建等溫散熱器。熱導板可根據要冷卻的電子器件的尺寸來形成，且蒸汽室可在兩個維度上散熱，而厚度通常是1到5 mm。其可用於代替固體銅來形成散熱片1503以提高散熱性能達90倍。熱導板的有效熱導率估計在5000到20,000 W/m•K之間，其比地球上的最導熱材料(即，鑽石)好得多。熱導板可將熱從熱源汲取到放置於遠程位置(相距˃150 mm)處的散熱器，其中有空間容置散熱器及冷卻介質(例如空氣或液體)。當有小而集中的熱源對上大散熱片基板時，將熱導板接合到散熱器的基板或行動裝置的後蓋是特別有效的。當功率密度很高(即，在20 W/cm 2到500 W/cm 2之間)時，熱導板對冷卻應用特別有效。在這些應用中，能將熱快速擴散到較大的表面積通常是重要的關鍵。
圖5A到5D展示圖4中的半導體封裝10中的界面1到4的詳細結構，其中的間隔件1511及支撐件103是使用了鑽石作為說明的基板材料來構建。用於形成鑽石中介層及其頂側及底側兩者上的RDL及TDV的工藝可見於圖9A到9D中，而用於形成矽-鑽石中介層及其頂側及底側兩者上的RDL及TSDV的工藝可見於圖10A到10D及圖11A到11D中。圖5A中展示支撐件103與間隔件1511之間的界面1，其由間隔件1511的鑽石部分1512上的接合層1514與矽-鑽石支撐件103的鑽石部分1031上的接合層1035之間的銅混合接合創建。表面層1513及1034是與鑽石形成化學鍵且可通過物理氣相沉積(PVD)(例如濺鍍於間隔件1511及支撐件103上)來沉積的任選層，其包含鈦(Ti)、矽(Si)或鎢(W)層。在一些實施例中，支撐件103及間隔件1511上的相應表面接合層1035及1514可為支撐件103及間隔件1511上的重佈層(RDL)的部分，且支撐件103及間隔件1511可通過支撐件103的RDL上的接合墊1036與間隔件1511的RDL上的接合墊1515來接合，其可使用非導電膏或膜(Non-Conductive Paste，NCP)並以微凸塊使用銅混合接合或覆晶接合的方式來進行。此外，間隔件1511可包含TDV 1521且支撐件103可包含TSDV 1033，如圖4中展示，使得信號、電力及熱可以跨接裸晶、雙側或多側方式進行傳輸。將裸晶(例如裸晶101)接合到支撐件103涉及類似於用於形成界面1 (圖5A)的工藝及結構。此工藝及結構還可應用於裸晶到裸晶(例如裸晶102到裸晶101及裸晶102到另一裸晶102)接合以形成圖4中的3D結構。在一些實施例中，將間隔件1511接合到IC也可使用在形成圖5A中的界面1時描述的結構及相關工藝，並利用例如圖4中的間隔件取代裸晶102來完成。
銅混合接合可基於例如二氧化矽(SiO 2)到SiO 2接合或聚醯亞胺(PI)到PI接合來實現。直接氧化物到氧化物接合可按以下工藝序列進行：(1)根據應用將接合表面平面化到˂1 (或0.5) nm的算術或均方根粗糙度；(2)使用例如N 2(氮氣)/O 2(氧氣)/Ar (氬氣)的氣體通過等離子體活化來形成懸空鍵；(3) 缺陷移除及通過去離子水清潔來進行表面濕潤；(4)經由在水分子的兩個到三個單層與極性羥基(OH)基(其終止於自然及熱SiO 2)之間形成氫鍵，以在室溫及大氣壓下接合含有氧化物接合層的晶圓(例如間隔件1511及支撐件103)；(5)在頂部及底部接合表面上的H 2O分子與矽烷醇基(Si-OH-(H 2O)x-HO-Si；矽烷醇基=Si-OH)之間形成凡德瓦(van der Waals)鍵；及(6)退火以移除界面處的水分子且在通常小於400℃ (優選地低於250℃)的溫度形成永久共價鍵。在平面化步驟(1)期間，控制接合墊(通常為銅接合墊)的凹部也很重要，以確保高的銅混合接合良率。關於氧化物到氧化物接合，製造者可改變氧化物類型及沉積技術、工藝條件(例如等離子體氣體、等離子體功率、關於化學機械拋光(Chemical-Machanical Polishing，CMP)的表面粗糙度、表面清潔度、去離子清潔中水分子的單層到多個層)、接合條件(例如溫度、速度及壓力)及退火條件(例如退火溫度、退火時間及退火步驟數)以最大化所接合的兩個元件(例如間隔件1511與支撐件103)之間的接合或剪切強度。必須通過控制關鍵參數(包含等離子體條件、表面粗糙度、清潔度、晶片翹曲/平整度、接合條件等)來避免在直接接合期間在晶片邊緣處因水滴形成(焦耳-托馬森(Joule-Thomason)膨脹效應)致使的空隙產生。
除氧化物到氧化物接合之外，還可考慮使用例如以均苯四甲酸二酐(Pyromellitic Dianhydride，PMDA)及4,4'-二氨基二苯醚(4,4'-ODA)的完全固化聚醯亞胺為基礎來形成接合層的聚醯亞胺到聚醯亞胺(polyimide-to-polyimide)接合以在可根據需要施加外部壓力的應用中實現銅混合接合。在此情況中，可通過改變條件(例如引入水的體積、接合時間及氧氣(O 2)等離子體活化時間)來調適剪切強度以最大化支撐件103與間隔件1511之間的剪切強度。為了實現無空隙PI到PI接合，通過氧氣等離子體活化來活化PI表面以在PI表面上產生低密度親水基是很重要的，這有效增強由去離子水潤濕工藝引入的水分子的吸附。所吸附的水分子又帶來促進預接合的相當高密度OH基(羥基)。在PI表面活化及潤濕之後，僅在需要永久鍵時，可在250℃的相對低溫經歷幾分鐘的PI到PI混合接合。僅有等離子體工藝、潤濕或水合工藝均無法實現良好接合。可操縱以便實現良好接合的關鍵參數包含等離子體活化時間、引入水的體積、接合溫度及接合時間。
圖5B中展示兩個鑽石間隔件1511之間的界面2，且間隔件1511可通過形成於兩個間隔件1511 (圖5B中僅展示頂部間隔件，因為底部間隔件具有類似構造)上的接合層104進行接合。任選地，表面層1513(Ti、Si或W)可在接合層形成之前沉積。
如同圖5A的情況，安置於間隔件1511上的層可含有接合或RDL層1514及其頂部上的表面接合層104。儘管未展示，但頂部間隔件1511也可含有充當熱通孔以增強向上散熱的TDV。
圖5C中展示頂部裸晶102與HTC層1503A (也見圖4)之間的界面3，其中是以鑽石為例進行說明，但此HTC層還可為HTC TIM或由上文所指示的其它HTC材料製成。鑽石與裸晶的背側(例如矽)之間的接合可通過直接接合實現，不涉及圖5C中展示的表面接合層。這將需要根據需求在使用或不使用犧牲層(例如二氧化矽)的情況下，通過CMP及深反應離子蝕刻(Deep Reactive-Ion Etching，DRIE)來將頂部裸晶的鑽石層1503A、頂部間隔件1511及矽的接合表面平面化到例如小於1 nm的表面粗糙度，且還需要根據需求對所有表面進行預調節。鑽石及矽表面的預接合調節可涉及：(1)濕表面預處理，其涉及超聲去離子(DI)水清潔、H 2SO 4/H 2O 2處理、NH 3/H 2O 2處理及N 2吹幹；(2)等離子體/感應耦合等離子體反應離子蝕刻(ICP-RIE)：O 2、H 2/O 2；(3)深RIE (DRIE)：O 2/CF 4、SF 6/O 2；及/或(4)在進行接合之前，通過快原子束(Fast Atom Beam)槍FAB (在約1 keV使用例如氬中性原子束)或通過離子槍(在約60 eV使用例如氬離子)在接合機內活化接合表面以真空移除氧化物膜且露出表面處的懸空鍵用於接合。應注意：(1) FAB非常適合於(濺鍍) Si/Si、Si/SiO 2、金屬、化合物半導體及單晶氧化物，而已知離子槍適合於SiO 2/SiO 2、玻璃、Si 3N 4(氮化矽)/Si 3N 4、Si/Si、Si/SiO 2、金屬、化合物半導體及單晶氧化物，其中的一些可根據需要沉積作為接合層以促進接合良率；及(2)在接合期間優選10 -6Pa (帕斯卡)的真空來防止再吸附到活化接合表面。
當鑽石與矽之間及鑽石與鑽石之間的直接接合在預接合表面調節之後存在挑戰時，可使用膠合或接合層。如圖5C中展示，表面層151 (例如Ti、Si或W層)及接合層152 (例如Au或焊料)可沉積於HTC層1503A上。當金屬用於形成接合層以在優選地低於250℃的溫度實現低溫接合時，頂部裸晶102的背側(例如矽)可沉積有良好擴散屏障層121 (包含Ti、TiN、Ti/TiN或Ti/Ni)及接合層122 (例如Au或焊料)。頂部裸晶102及HTC層1503A可通過相應的接合層152及122接合。在一些其它實施例中，接合層152及122可以是超薄非金屬膠合層，例如CVD多晶矽(poly-Si)層，其可沉積於鑽石上或鑽石及矽兩者上作為中間接合層以實現鑽石與矽之間的低溫直接接合高良率。在最小化對最終3D IC或封裝結構的熱阻率影響方面來說，多晶矽(其導熱率TC超過SiO 2的導熱率TC的100倍)在用於創建薄接合層時會優於SiO 2。接合層通常超薄(厚度約100 nm或小於100 nm)以最小化其熱影響。較高TC及較低熱膨脹係數(Lower-Coefficient-of-Thermal-Expansion，LCTE)接合材料是優選的，因為鑽石及矽兩者的CTE很低(＜3 ppm/℃)。接合層候選者包含上述Ti/Au、多晶矽、二氧化矽及聚醯亞胺(後兩者用於涉及例如氧化物到氧化物接合的直接接合)以及下述其它者及其組合：(1)非金屬：Si (例如多晶矽)、SiO 2、Si 3N 4、Al 2O 3(氧化鋁)、鑽石、氮化硼、石墨烯、聚醯亞胺；(2)金屬：Ti、W、Pt、Cr、Au、Cu、Ir、鎳(Ni)、鐵(Fe)、Ag-In、Au-In、Ag、Sn、焊料、瞬態液體接合金屬；及(3)氧化物上金屬：SrTiO 3上Ir、YSZ/Si上Ir、MgO、藍寶石或TaO 3上Ir。
在沉積之後，接合層可根據需要通過上述平面化工藝及預接合表面預處理、DRIE (例如，使用SF 6及O 2的混合物)、等離子體/ICP-RIE (使用O 2、Ar、N 2、Ar/O 2)及FAB (使用例如Ar中性原子)或離子槍(使用例如Ar離子)的組合在接合站中預調節。可根據需要考慮施加接合壓力及通過接合層模封接合表面異質性以提高C2W (晶片到晶圓；或晶圓到晶圓W2W)接合良率。接合還可通過在施加接合力下在真空中且在低溫(優選地室溫)進行C2W或W2W接合、接著在優選地小於250℃的溫度退火來進行。在透明鑽石(例如單晶鑽石SCD)的情況中，1皮秒355 nm脈衝雷射也可用於提高接合品質及良率。C2W接合可用高精度熱壓(TCB)接合設備實現，而市售W2W接合設備可用於W2W接合。能夠輸送超高集成密度的氧化物到氧化物基W2W (或C2W)接合依賴使用沉積於兩個相對晶片表面上的接合層(例如SiO 2)在相對低溫(通常小於400℃且優選地小於250℃)實現自對準晶圓到晶圓接合。此處還可考慮包含Si 3N 4的許多上述接合層候選者。當接合涉及主動IC時，不超過400℃的熱暴露允許使用常規金屬化及低k電介質，例如Cu及含有低k BEOL的碳。低溫接合的兩個額外優點是避免由於熱膨脹匹配效應而過度晶圓變形及最小化對下層電晶體高k金屬閘極堆疊及功能的熱影響。
圖5D中展示HTC層1503A與蓋1503B之間的界面4，並使用鑽石為例進行說明。如圖5D中展示，前述表面層151及接合層152可形成於HTC鑽石層1503A上，且當例如鑽石的HTC材料用於形成蓋1503的至少部分時，前述表面層153及接合層154還可形成於金屬蓋1503B上。當涉及金屬蓋1503A時，TIM可用於接合HTC鑽石層1503A及金屬蓋1503B。
下文將提供涉及四個界面1到4的更多細節。界面1及2 (圖5A及5B)處作為RDL的頂層出現的接合層(此接合層是RDL的部分且在RDL的表面上)可為二氧化矽或以PI基板且可形成於通常預塗覆有與鑽石起反應且形成穩定碳化物的Ti、Si或W的鑽石表面上。歐姆金屬碳化物觸點可使用薄膜、多層金屬塗層形成於鑽石上，其以碳化物形成劑作為黏附基礎，接著沉積任選中間接合層(例如鎳(Ni)或鎳釩(Ni-V))及穩定惰性金屬(例如貴銀(Ag)或金(Au)層)作為最後接合層(針對界面3及4)。鑽石上的這些塗層在高達約400℃穩定且可用於將例如鑽石層1503A附接到預塗覆有屏障層的界面3 (圖5C)處的IC的背側(例如頂部記憶體裸晶102)及界面4 (圖5D)處的蓋1503B。
為了防止界面3 (圖5C)處的IC矽(Si)基板中的金屬擴散，在Si背側上需要擴散屏障層121。此屏障層121可為鈦(Ti)、鉻(Cr)或鎢(W)。Ti、Ti/鎳釩(Ni-V)及Ag的堆疊可在使用氬氣(Ar)進行原位濺鍍蝕刻以從Si背側移除原生氧化物之後濺鍍沉積於Si背側上以使Si準備接合，其中：(1) Ti層可充當Ni朝向Si擴散的屏障；(2) Ni-V層(可焊接中間層)與軟焊料形成良好鍵結；及(3)接合Ag層保護下伏層免受氧化且實現可焊接性。
Ti/Ni-V/Ag金屬堆疊可經調適以通過調整濺鍍條件來實現對常見於3D IC結構中的薄IC特別重要的低應力及低晶片翹曲。使用TCB的Ag到Ag及Au到Au接合可在低於250℃的溫度發生。Ag及Au分別具有430 W/m．K及320 W/m．K的高熱導率(對銅的約400 W/m．K及矽的148 W/m．K)且分別具有961℃及1064℃的高熔點。Au比Ag更貴。Ag及Au可被濺鍍沉積或鍍覆。界面3可通過例如將Si上Ti/Ni-V/Ag接合到鑽石上Ti/Ag、將Si上Ti/Ni-V/Au接合到鑽石上Ti/Au或將Si上Ti/Au接合到鑽石上Ti/Au來形成，同時鑽石上Ti/Au也可為鑽石上Ti/鉑(Pt)/Au。蓋1503B及散熱片1503C可由銅、矽、鑽石或上述其它較高TC材料製成。
在界面4 (圖5D)處將高TC層1503A接合到蓋1503B可通過例如接合鑽石及蓋兩者上的Ti/Au或Ti/Ag或以類似於在界面3形成的方式實現，只是此處無需屏障層。在本實施例中，蓋1503B由支撐件103上的垂直架1516支撐，且垂直架1516與支撐件103的接合可基於熱界面材料(TIM)或放置於支撐件103中的熱通孔頂部上的其它HTC接合材料(包含焊料及接合界面處的適當表面塗層)來實現。在一些實施例中，散熱片1503可為集成散熱片且可通過類似方法接合到支撐件103。
針對涉及可能在界面4形成時發生的較大面積及不均勻性或翹曲的接合，Au及Ag可被共同沉積且此後用於通過或不通過Ag的蝕刻工藝接合。還可考慮使用燒結Ag高熱半燒結材料或高熱裸晶附接材料，例如用於製作用於光學通信的光學收發器中的材料。除此之外，還可考慮根據需要使用真空氣相焊接來以低於300℃的接合溫度基於銅-錫(Cu-Sn)、Ni-Sn、Au-Sn、Ag-Sn、銀-銦(Ag-In)或Au-In進行瞬態液相接合以最小化接合界面處的空隙形成。
圖6A到6E展示用於構建圖4中的半導體封裝10的製造操作。在圖6A中，將釋放層171施加於12''載體170上，並將根據需要含有RDL及通孔的裸晶101及間隔件1511接合到釋放層171。根據裸晶101及間隔件1511的厚度，兩者的接合可能需要使用具有另一釋放層(此處未展示)的另一臨時載體。在本實施例中，間隔件1511與裸晶101並排安置於載體170上。裸晶101及間隔件1511隨後由模封化合物106包覆成型，且模封化合物106經平面化以暴露裸晶101中的TSV 1012 (或裸晶101上的RDL)及間隔件1511中的TDV 1521 (或間隔件1511上的RDL)。接著，在其上另形成一RDL，即接合層104，如圖6B中展示。
圖6C及圖6D通過重複圖6B中描述的程式來堆疊第二及第三層的裸晶102及間隔件1511。細節可參考圖6B的描述且此處為了簡潔而不再重複。
在將圖6D中的3D裸晶結構安裝於由晶片安裝框架支撐的晶圓安裝膠帶上之後，使用適當雷射源釋放載體170 (例如12''玻璃)，並對3D IC堆疊結構進行切割以使其切分獨立，而獨立切分出的3D IC結構可接合到支撐件103，支撐件103可呈晶圓形式並由使用釋放層的臨時載體支撐，而在接合及晶圓安裝之後即可釋放載體，在載體釋放之後進行單切，並接合到層壓基板或PCB 1401。替代地，個別3D IC結構可接合到已預接合到層壓基板或PCB 1401的支撐件103。最後，包含HTC層1503A、金屬蓋1503B及散熱片1503C的散熱片1503可安置於3D IC堆疊結構上，其中蓋1503B可通過垂直架1516熱耦合到支撐件103。如此一來，便可形成圖7中展示的半導體封裝11。
圖7展示根據本揭露的另一實施例的包含3D IC結構的半導體封裝11。半導體封裝11與半導體封裝10 (圖4)之間的差異在於：半導體封裝11涉及通過垂直架1516將蓋1503B'附接到層壓基板或PCB 1401而非支撐件103'。此外，半導體封裝11還涉及先將用於說明的兩個記憶體IC (即，涵蓋控制IC的裸晶102；也可堆疊多於2個裸晶102)堆疊於邏輯IC (即，裸晶101)上，及將含有鑽石間隔件的裸晶101及102的堆疊接合到可預接合於層壓基板或PCB 1401上或可隨後接合到層壓基板或PCB 1401的支撐件103' (例如矽鑽石或鑽石中介層)。
圖8A到8F展示用於構建圖7中的半導體封裝11的製造操作。在圖8A中，以包含其頂側及底側兩者上的RDL及TSDV的矽-鑽石中介層為例(但其也為鑽石中介層)，可先準備包含矽部分1032、鑽石部分1031及TSDV 1033的支撐件103'。TSDV 1033通過矽部分1032及鑽石部分1031且連接到形成於支撐件103'的兩個相對表面上的RDL 1036及1037。通過使用可由雷射(或其它方式，例如根據需要為熱機械剪切及清潔)釋放的釋放層171將載體170 (例如用於扇出處理中的12''玻璃載體)接合至支撐件103'以對支撐件103'提供機械支撐，因為支撐件103'通常很薄，例如100 μm或更小厚度。
在圖8B中，使用非導電膠NCP並以混合接合或基於微凸塊的覆晶接合的方式，通過穿過間隔件1511的RDL 1514 (具有表面接合層)及支撐件103'的RDL 1037將裸晶101及形成結構構件1501的一部分的間隔件1511(具有表面接合層)的接合到支撐件103'。裸晶101及間隔件1511由模封化合物106包覆成型，且模封化合物106可通過CMP及DRIE而被平面化以暴露出裸晶101中的TSV 1012 (或裸晶101的RDL或BEOL層)及間隔件1511中的TDV 1521，其中可根據需求使用或不使用犧牲層(例如二氧化矽)，接著在模封化合物106上形成新RDL，即接合層104。圖8C及圖8D通過重複圖8B中描述的程式來堆疊第二及第三層裸晶102及間隔件1511以獲得圖8D中展示的結構，其中頂部裸晶102的背側及頂部間隔件被暴露出來(沒有模封化合物)。如先前提及，與頂部裸晶102並排放置的頂部間隔件1511也可設有熱通孔(未展示)。更多細節可參考圖8B的描述，此處為了簡潔而不再重複。
在圖8E中，通過使用釋放層173將提供機械支撐的另一載體(例如12''玻璃載體)附接到頂部裸晶102的背側(與具有FEOL及BEOL層的側相對的側)及頂部間隔件1511。載體170接著使用適當方式(例如雷射照射)釋放，且具有適當凸塊下冶金(UBM)的焊料凸塊1201或微凸塊形成於支撐件103'上與RDL 1037相對的RDL 1036上。
在將圖8E中的結構安裝於由晶圓安裝框架支撐的晶圓安裝膠帶上之後，載體172可通過使用適當雷射源而被釋放；半導體封裝11隨後使用包含雷射切割、機械切割、等離子體/DRIE蝕刻、濕蝕刻或其組合的工藝進行切割或單切，且圖8E中展示的單切結構(沒有載體172及釋放層173)會被接合到層壓基板或PCB 1401，如圖8F中展示。最後，包含HTC層1503A、金屬蓋1503B'、散熱器1503C及TIM(根據需要)的散熱片1503'可安置於暴露出的頂部裸晶102及結構構件1501中暴露出的頂部間隔件1511(圖8F中展示)，而結構構件1501則置於層壓板1401上，從而在裸晶102、間隔件1511、層壓板1401、支撐件103'、結構構件1501及散熱片1503'之間形成熱耦合。如此一來，便可形成圖7中展示的半導體封裝11。
返回參考圖7 (及圖4)，半導體封裝11 (及半導體封裝10)實現：(1)跨接裸晶或多側信號及電力傳輸(即，電力及信號現可直接從底部裸晶101及/或在底側上支撐底部裸晶101的中介層(即，支撐件103')兩者直接供應到上方的裸晶101以及在裸晶堆疊中的所有其它裸晶102，相較於傳統單側互連只能從底部裸晶101供應到直接在上方的裸晶，並接著從上方裸晶供應到其上方的又一裸晶，一次一個裸晶)；及(2) 3D IC結構(含有可為高性能高功率處理器的邏輯裸晶101)的雙側或多側冷卻，其中熱可向上流動到散熱片、側向流動到HTC間隔件及向下流動到HTC支撐件。
使用圖7中的結構作為實例，明確來說，熱可：(1)從3D IC結構的頂側上的裸晶102向上耗散到蓋1503B'到散熱器1503C；及(2)從3D IC結構的底側101 (即，邏輯裸晶101)向下耗散到HTC支撐件103' (例如矽-鑽石中介層)及接著向上到與IC 101及102並排放置的HTC間隔件1511及結構構件1501到鑽石板(即，HTC層1503A)到蓋1503B'到散熱器1503C。
圖9A到9D提供用於從全尺寸(例如直徑為12'')重組鑽石晶圓創建先進鑽石中介層(例如間隔件1511及支撐件103/103')或基於鑽石的IC的工藝。為了從全尺寸重組鑽石晶圓創建鑽石中介層，可以從圖9A中展示的全尺寸(例如直徑12'')鑽石基板40 (例如，約100 μm厚且近似於2.5D矽中介層的厚度)開始且使其經受利用氧氣作為蝕刻氣體(結合例如CF 4的其它更重氣體)及例如鋁/二氧化矽、鋁/矽/鋁或不銹鋼的遮罩的深反應離子蝕刻(DRIE或所謂的博世(Bosch)工藝)以依高蝕刻速率創建高寬深比(high aspect ratio)的鑽石通孔(TDV)孔(未展示)。在一些實施例中，在DRIE操作之後，每個晶圓中可創建直徑為20 μm、寬高比為5的數以千計的TDV孔。可考慮的其它遮罩選項包含鋁、鈦、金、鉻、二氧化矽、氧化鋁、光致抗蝕劑及/或旋塗玻璃。蝕刻遮罩材料需要在具有高選擇性的DRIE中比鑽石更慢被蝕刻。超短脈衝(例如飛秒脈衝)雷射微加工還可與適當蝕刻及清潔操作或結合用於改進蝕刻性能的DRIE工藝一起使用。DRIE與磊晶沉積的組合可在矽中創建超高寬深比(高達500)孔。其還可在之後成形以創建超高寬深比TDV。在TDV孔打開之後，可通過濺射來任選地實施例如氧化物的等離子體增強化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition，PECVD)及屏障/種子鈦/銅(Ti/Cu)或氮化鉭/Cu (TaN/Cu)的物理氣相沉積(physical vapor deposition，PVD)，並接著進行鍍銅(Cu)以填充TDV孔。隨後，化學機械拋光(CMP)及DRIE(根據需要使用或不使用犧牲層，例如二氧化矽)可用於移除超載的Cu並完成TDV 41。RDL 43 (例如微米級精細線RDL)及表面塗層(或接合墊)可接著形成於鑽石基板40的前側40F上，如圖9B中展示。因為圖9A到9D中說明的中介層通常很薄，所以在鑽石基板40的相對側上形成另一RDL 45之前，在圖9C中，可通過使用釋放層49來將載體47(例如，也為常用於扇出處理中的玻璃基板)接合到中介層的RDL 43，其中釋放層49可承受在基於聚醯亞胺的RDL形成期間所引發的高溫，接著根據需要使用犧牲層(例如二氧化矽)進行涉及CMP及DRIE的減薄操作，使得鑽石基板40的背側40B處的TDV 41能夠暴露出來。如圖9D中展示，在RDL 45形成之後，所得結構可安裝於由晶圓安裝框架支撐的晶圓安裝膠帶上以使結構準備切割，且載體47可例如通過使雷射照射釋放層49 (或包含熱機械剪切的其它方式)來移除，接著進行切割操作以單切鑽石基板40以便獲得用於形成本文中描述的封裝結構的期望尺寸的鑽石中介層。
所屬領域的一般技術人員應瞭解，圖9A到9D中描述的程序還適用於除中介層之外的鑽石基或基於其它HTC材料的積體電路或其它結構的製造。
圖10A到10D及圖11A到11D提供可使用鑽石基複合晶圓(例如雙晶圓及三晶圓)創建的先進IC，其中鑽石可放置在緊密接近於晶片熱點以快速擴散及耗散熱。在圖10A中，首先提供全尺寸重組矽-鑽石雙晶圓50，接著使用氟化氣體(例如CF 4、SF 6或二氟化氙)作為蝕刻氣體進行DRIE(即，所謂的博世蝕刻工藝)到雙晶圓600的矽部分(即，裝置層)中的以創建矽通孔(TSV)孔(未展示)，且此工藝可結合複合晶圓的IC FEOL及BEOL工藝實施。隨後，TSV孔正下方的鑽石孔可使用圖9A及9D中描述的工藝打開以在TSV孔下方的雙晶圓50的鑽石部分中創建鑽石通孔(TDV)孔，借此形成矽-鑽石通孔(TSDV)孔(未展示)。隨後，可遵循圖9A到9D中所描述的鑽石中介層工藝，從用於鈍化及屏障/種子層沉積的PECVD及PVD (例如，濺射)、用以填充TSDV孔的鍍銅(Cu) 、用以移除覆蓋層Cu的CMP並完成構建TSDV 51等步驟。如圖10B中展示，RDL 53可接著形成於連接到TSDV 601的雙晶圓50的前側50F (例如矽部分的表面)上。因為圖10A到10D中的雙晶圓IC可能很薄，所以在雙晶片50的相對側上形成另一RDL 55之前，如圖10C中展示，可通過釋放層59將載體57(例如常用於扇出處理中的玻璃基板)接合到雙晶圓IC的RDL 53，其中釋放層59可承受在通過基於聚醯亞胺的RDL形成期間所引發的高溫，接著根據需要進行涉及CMP及DRIE的減薄操作，使得雙晶片50的背側50B上的TSDV 51能夠暴露出來。在圖10D中，在具有適當表面塗層及接合墊(例如微凸塊)的RDL 55形成且將所得結構安裝到晶片安裝到晶圓安裝膠帶/框架之後，載體57可通過使雷射照射釋放層59或包含熱機械剪切、濕清潔或其組合的其它方式來移除，且所得結構可通過包含雷射切割、機械切割、等離子體蝕刻、濕蝕刻或其組合的切割操作來切割或單切以單切雙晶圓50以便獲得用於本文中描述的封裝結構中的期望尺寸的矽-鑽石IC或中介層。
圖10A到10D中的類似操作可應用於圖11A到11D中說明的三晶圓方案，其更適於例如含有基於矽的薄裝置層、緊密接近於裝置層放置以從晶片熱點散熱的薄鑽石層及用於促進薄膜處理的較厚矽載體層的薄處理器或記憶體裸晶的形成。在圖11A中，首先提供包含第一矽部分62、鑽石部分64及第二矽部分66的全尺寸矽-鑽石三晶圓60 (例如12'')，接著使用氟化氣體(例如CF 4、SF 6或二氟化氙)作為蝕刻氣體在三晶圓60的矽部分中的一者中進行DRIE (即，所謂的博世蝕刻工藝)以創建矽通孔(TSV)孔(未展示)，且此工藝可結合複合晶圓的IC的FEOL及BEOL工藝實施。隨後，TSV孔下方的鑽石可使用圖9A到9D中描述的工藝部分或完全打開以在三晶圓60的鑽石部分中創建鑽石通孔(TDV)孔，在其上，TSV孔可根據需要借助對準標記，並借此形成矽-鑽石通孔(TSDV)孔(未展示)。可遵循圖9A到9D中所描述的鑽石中介層工藝，從用於鈍化及屏障/種子層沉積的PECVD及PVD (例如，濺射)、用以填充TSDV孔的鍍銅(Cu) 、用以移除覆蓋層Cu的CMP並完成構建TSDV 61等步驟。在圖11B中，RDL 63可隨後形成於三晶圓60的前側60F上。由於圖11A到11D中的三晶圓IC可能很薄，因此在三晶圓60的相對側上形成另一RDL 65之前，可通過釋放層69將載體67 (例如常用於扇出處理中的玻璃基板)接合到三晶圓IC的RDL 63，其中釋放層69可承受在通常基於聚醯亞胺的RDL形成期間引發的高溫，如圖11C中展示，三晶圓60的矽載體部分66(即第二矽部分)可在使用CMP及DRIE的平面化工藝期間移除以露出TSDV，且在所述期間可根據需要使用或不使用犧牲層(例如二氧化矽)。在RDL 65形成於暴露出的鑽石部分64及TSDV 61上之後，載體67可通過使雷射照射釋放層69或其它合適方式(如圖11D中展示)來在晶片安裝之後移除，接著進行切割或單切操作使IC獨立出來以便獲得用於本文中描述的封裝結構中的期望尺寸的矽-鑽石IC或中介層。
圖12A及12B概述可由包含鑽石基板D1及矽基板S1的鑽石複合晶圓(即，雙晶圓及三晶圓)創建的先進IC、先進中介層及先進間隔件。在圖12A中，先進IC或先進中介層經形成而具有RDL R1及微凸塊B1在一側上且具有RDL R2及金屬墊P2在另一側上，而在圖12B中，先進IC或先進中介層經形成而具有RDL R1及金屬墊P1在一側上且具有RDL R2及金屬墊P2在另一側上。此外，在此，通孔T1 (即，TSDV)可包含電通孔、光學通孔、熱通孔或其組合，而RDL R1及R2可不僅可用於電互連目的也可用於涉及波導功能的光學互連目的。
圖13展示根據本揭露的另一實施例的包含3D IC結構的半導體封裝12。半導體封裝12與圖4中的半導體封裝10之間的差異在於：半導體封裝12的裸晶101'及102'使用圖10A到10D及圖11A到11D中展示的工藝使用基於矽-鑽石複合晶圓構建的IC進行構建。以裸晶101'作為實例，裸晶101'的背側101B' (矽層)可熱耦合到支撐件104'，其是鑽石層及由具有大於矽的熱導率的材料組成的中介層，且具有與第一裸晶101'的橫截面寬度實質上相等的橫截面寬度。支撐件104'及裸晶101'經組合以形成基於複合晶圓的複合層，其具有通過裸晶101'及支撐件104'以進行信號/電力傳輸及/或增強散熱的至少一個矽鑽石通孔(TSDV) 105'。在一些實施例中，裸晶101'及支撐件104'可例如為從矽-鑽石複合晶圓切割的複合層。半導體封裝中的複合層可從矽-鑽石複合晶圓中切割出來，而矽-鑽石複合晶圓可由例如矽-鑽石雙晶圓或矽-鑽石-矽三晶圓製成。裸晶101'及102'可通過圖10A到10D及圖11A到11D中展示的工藝構建。
另外，半導體封裝12可省略用於半導體封裝10中的間隔件1511，且因此，傳輸到支撐件103'的熱可通過支撐蓋1503B的結構構件1501' (即，垂直架)向上耗散到蓋1503B。在本實施例中，蓋1503B可用通過接合、冷焊接等創建的接合點1517固定於結構構件1501'上。在此情況中，半導體封裝12中的3D IC結構可通過在緊密接近於晶片熱點處放置的支撐件104'、支撐件103'、蓋1503B、HTC層1503A及散熱器1503C的組合來提高冷卻效率。在一些實施例中，蓋1503B可由毛細氣相冷卻機制使用例如熱導板冷卻。圖13中展示的沒有散熱器的3D結構可通過將連同蓋及在支撐件103'上的結構構件1501'等結構浸泡於電介質冷卻劑中或具有適當表面鈍化的水中而輕易地擴展到液體浸沒式冷卻。
圖14展示根據本揭露的另一實施例的包含3D IC結構的半導體封裝13。半導體封裝12與半導體封裝13之間的差異在於：為了更好地適合行動應用，半導體封裝13的散熱片2503可基於空間的限制而不包含鰭式散熱器。明確來說，圖14展示3D IC結構借助基於鑽石複合晶圓的IC 101'及102'、矽-鑽石或鑽石基支撐件103'及HTC散熱片2503來進行冷卻，其中散熱片2503可體現為熱導板，而熱導板可以是智慧手持裝置的後蓋的一部分。
圖15展示根據本揭露的另一實施例的包含3D IC結構的半導體封裝14。半導體封裝12與半導體封裝14之間的差異在於：半導體封裝14進一步包含矽裸晶101''及102''之間的第二HTC支撐件1601，例如，在處理器裸晶與控制裸晶之間及/或在兩個頂部矽裸晶102''之間。支撐件1601可包含由具有大於矽的熱導率的材料組成的中介層(例如鑽石中介層)。而且，為了實現不同層的裸晶之間的信號及電力傳輸，貫穿通孔1602可形成於支撐件1601中，且RDL可形成於支撐件1601的頂側及底側兩者上，且支撐件1601可基於微凸塊使用銅混合接合或覆晶接合的方式與矽裸晶101''及102''接合。舉例來說，在一些實施例中，支撐件1601可包含鑽石中介層，且通孔1602可以是形成於鑽石中介層支撐件1601，或者支撐件1601可以包含具有TSDV的矽-鑽石中介層。
圖4、7、13、14及15中展示的半導體封裝10、11、12、13及14涉及在IC的同一側(前側)上創建FEOL層及BEOL層兩者的傳統IC工藝。即，在半導體封裝10、11、12、13及14中，裸晶101的前側101F (使用圖4中的半導體封裝10作為實例)是設置為緊密接近於支撐件103，且裸晶101的背側101B是設置為比前側101F更遠離支撐件103。
針對2 nm節點及以後的IC制程，需要使用背側電源供給網路(Back-side Power Delivery Network，BSPDN)。此適用於涵蓋行動裝置、HPC、資料中心及AI的應用的先進處理器。圖16展示半導體封裝15，其與圖4中展示的基於前側電源供給網路(Front-side Power Delivery Network，FSPDN)的半導體封裝10類似，只是半導體封裝15採用BSPDN來形成處理器裸晶201。在此情況中，BEOL層將出現在超薄IC 201的兩側上，即，FEOL，局部互連件及中間互連件在前側上，而全域互連件在底側上，其中背側可設置成緊密接近於支撐件(與FSPDN的情況中的前側形成鮮明對比)。此外，裸晶201可通過安置於裸晶201的背側正下方的HTC支撐件204 (例如HTC結構，例如鑽石間隔件)進行冷卻。支撐件204可包括由具有大於矽的熱導率的材料組成的中介層，其可為基於鑽石或其它HTC材料。而且，支撐件204具有與處理器裸晶201的橫截面寬度實質上相等的橫截面寬度，且裸晶201及支撐件204可通過銅混合接合的方式接合到裸晶201，並使用圖24A到24C中展示的BSPDN工藝以共同形成處理器-HTC材料組合或處理器-鑽石組合。
如圖16中展示，裸晶201可具有設置在緊密接近於支撐件204的其背側201B及設置在比背側201B更遠離支撐件204的其前側201F。在本實施例中，電力可通過焊料球1201、支撐件103'中的TSDV 1033'、支撐件204中的TDV 2041及裸晶201中的TSV 2012 (包含納米TSV)從層壓基板或PCB 1401傳輸到形成於裸晶201的FEOL層裝置。
圖17展示根據本揭露的另一實施例的包含3D IC結構的半導體封裝16。儘管半導體封裝16也採用具有BSPDN的處理器裸晶201'，如同圖16中的半導體封裝15的情況，但半導體封裝16與半導體封裝15之間的一個差異在於：半導體封裝16的裸晶201'及202'可省略用於圖16中的半導體封裝15中的間隔件1511。而且，堆疊於裸晶201'上的裸晶202'可由其中形成有TSDV的矽-鑽石複合晶圓(例如雙晶圓及三晶圓)構建以便實現更好的冷卻效率。
圖18展示根據本揭露的另一實施例的包含2.5D IC結構的半導體封裝17。在圖18中，其中裸晶301 (即，處理器裸晶)是形成於HTC支撐件304上(即，具有BSPDN的處理器-鑽石組合)，並與至少一個3D DRAM堆疊302 (每一者可包含控制裸晶3021及DRAM裸晶3022)並排安裝於HTC支撐件303上，HTC支撐件303可為含有互連橋的HTC基板或例如鑽石中介層或矽-鑽石中介層的HTC支撐件。支撐件304可包括由具有大於矽的熱導率的材料組成的中介層，其可為基於鑽石、矽-鑽石複合晶片或上述其它HTC材料。此外，熱通孔3042還可形成於矽裸晶301及鑽石支撐件304內以增強散熱。應注意：圖18中為了簡潔僅展示電力及熱通孔/互連件，而未展示信號互連件。同樣的情況也適用於圖19及20。
如圖18中展示，處理器-鑽石組合(即，支撐件304上的裸晶301)可具有設置在緊密接近於支撐件304的其背側301B及設置在比背側301B更遠離支撐件304的其前側301F。在本實施例中，支撐件304具有與處理器裸晶301的橫截面寬度實質上相等的橫截面寬度。
在圖18中，半導體封裝17可進一步包含結構構件3501及散熱片3503，散熱片3503可熱耦合到結構構件3501及含有熱通孔及熱平面的基板3401或到HTC支撐件303 (未展示)。散熱片3503可包含金屬散熱片、熱導板(或冷卻板)3503A及散熱器(或歧管)3503B。散熱片3503A通過使用HTC TIM 3601及HTC材料3603 (例如，鑽石板)熱耦合到裸晶301及DRAM堆疊302且到可通過另一HTC TIM 3602熱耦合到散熱器3503B。在此封裝配置中，由裸晶301及DRAM堆疊302產生的熱可更高效地向上耗散到散熱器3503B且向下到HTC支撐件304及HTC支撐件303。在半導體封裝18中，HTC材料3603 (例如鑽石板)可在上述結構及工藝(見例如圖5B)之後接合到裸晶301的前側(即，FEOL/局部互連件/中間互連件/RDL側)。HTC材料3603與安裝於支撐件304上的裸晶301的前側還可相組合並安裝於支撐件303的頂部上，如圖18中展示；然而，本揭露不限於此。在一些其它實施例中，可省略HTC材料3603。
圖19展示根據本揭露的另一實施例的包含2.5D IC結構的半導體封裝18。半導體封裝18是圖18中展示的半導體封裝17的對應物，惟其具有FSPDN的傳統IC。在此情況中，裸晶301'可直接使用其前側301F'接合到支撐件303'。此外，在半導體封裝18中，HTC TIM 3601還可由HTC材料(例如，鑽石板)與TIM的組合取代，如同圖18中展示的半導體封裝17的情況。
參考圖18及20，圖18中的半導體封裝17包含2.5D IC結構，其含有具有BSPDN的處理器裸晶(即，處理器-鑽石組合)及並排安置於支撐件303上的3D DRAM堆疊302，而圖20中的半導體封裝19含有3D DRAM堆疊402安裝於處理器-鑽石組合的頂部上。在圖20中，半導體封裝19包含根據本揭露的另一實施例的3D IC結構。半導體封裝19包含裸晶401 (例如處理器裸晶)、包含控制裸晶4021及DRAM裸晶4022的至少一個DRAM堆疊402及HTC支撐件403 (例如鑽石中介層、矽-鑽石中介層、HTC層壓基板、矽中介層或HTC結構)。DRAM裸晶4022堆疊於控制裸晶4021上，且控制裸晶4021可控管處理器裸晶401與DRAM裸晶4022之間的互連。DRAM堆疊402安裝於處理器裸晶401上，在其之間設置有間隔件互連件或間隔件440，且安裝於支撐件404上的處理器裸晶401可安置在接合於層壓基板或PCB 4401上的支撐件403上。儘管圖20中未展示，但處理器裸晶401可承載多於一個DRAM堆疊402，例如，處理器裸晶401上可堆疊四個或六個DRAM堆疊402，在此情況下也可根據需要使用較大的間隔件互連件440。
而且，半導體封裝19進一步包含氣隙450、低熱導率(LTC)間隔件互連件440、任選RDL層或BEOL層(例如局部及中間互連件) 460、HTC結構構件4501及HTC散熱片4503。氣隙450由LTC間隔件互連件440、處理器裸晶401及控制裸晶4021界定，其中間隔件互連件440安置於控制裸晶下的處理器裸晶401與DRAM堆疊402之間。在本實施例中，LTC間隔件互連件440及氣隙450可用於隔熱(根據需要，氣隙450還可創建於BEOL層內以實現隔熱及速度)以便阻擋來自與記憶體裝置相比功率通常高得多的處理器(例如裸晶401)的熱。在一些其它實施例中，根據應用，間隔件互連件440還可由HTC材料製成。
散熱片4503熱耦合到結構構件4501。散熱片4503可包含散熱片，如冷卻板4503A，及散熱器(或歧管) 4503B。冷卻板4503A通過HTC TIM 4601熱耦合到DRAM裸晶4022，且散熱器4503B可通過另一HTC TIM 4602熱耦合到冷卻板4503A。
另外，結構構件4501包含用於支撐散熱片4503的垂直架4515及HTC橋4516，其可用以提供從具有熱通孔/平面的支撐件403到冷卻板4503A及接著到散熱片4503的散熱器4503B的散熱路徑，使得由處理器裸晶401產生的熱可首先向下耗散到支撐件403，及接著通過HTC橋4516向上到散熱片4503。
RDL 460含有處理器裸晶401的前側401F之上的導電跡線，且隔熱層或散熱層可形成於RDL 460中、接近於處理器裸晶401的前側401F的後道工序(BEOL)結構中及/或接近於處理器裸晶401的前側401F的前道工序(FEOL)結構中。
另外，嵌入式散熱層4701可形成於DRAM 402中，且類似地，嵌入式散熱層還可被放置於支撐件403及/或例如處理器裸晶401的其它裸晶及結構中以達到更佳的散熱效果。
圖21展示根據本揭露的另一實施例的包含3D IC結構的半導體封裝20。半導體封裝20具有與半導體封裝19的結構相似的結構；然而，在半導體封裝20中，含有處理器裸晶401的處理器-鑽石組合是由先前提及的BSPDN供電，且DRAM堆疊402'是以控制IC 4021'設置在DRAM堆疊頂部上，且其底部DRAM裸晶4022'直接安裝於處理器裸晶401上的方式安裝，且其中控制IC是從頂側供電。即，處理器裸晶401及DRAM堆疊402'的底部DRAM裸晶4022'是以基於微凸塊或銅混合接合的覆晶接合方式來互連。在圖21中，散熱片4503安置於結構構件4501及接合到控制裸晶4021'的電路層4403 (其之間中具有HTC材料4601)之上，其中電路層4403通過撓性電路互連件(導電線) 4402連接到層壓基板或PCB 4401。在此情況中，層壓基板或PCB 4401可支撐支撐件403、含有處理器裸晶401的處理器-鑽石組合、記憶體裸晶4022'及控制裸晶4021'。
針對DRAM堆疊402'，電力通過電路層4403及電力(及信號)連接器(例如撓性電路互連件4402)從控制裸晶4021'的背側(圖21中的頂側)輸送，其中電路層4403可例如是低熱膨脹係數(CTE) HTC鑽石或包層金屬(例如，銅-因瓦合金-銅)中介層，且其CTE可與矽的CTE匹配以增強散熱及可靠性。明確來說，撓性電路互連件4402電性連接層壓基板及PCB 4401及接近於散熱片4503的電路層4403，其中撓性電路互連件4402經配置以提供將電力及信號傳輸到到控制裸晶4021'的路徑。
在一些實施例中，電路層4403可為擁有獨特屬性的包層金屬，例如銅-因瓦合金-銅及銅-Mo-銅。因瓦合金是具有36%鎳含量的Fe-Ni合金，其在例如20℃到100℃之間在1.2 ppm/℃下展現已知金屬及合金的最低熱膨脹係數(CTE)，且其CTE從最低溫度直到近似230℃均保持得相當低。通過調整銅、金屬芯(因瓦合金或Mo)及銅的厚度，可使包層金屬的CTE接近矽的CTE (約3 ppm/℃)或在矽與PCB(約12 ppm/℃)的CTE之間。具有在0.5密耳與5密耳之間的厚度，及在1 μm 與50 μm 之間的厚度的至少一側上的電沉積銅層的因瓦片在0℉與200℉之間的溫度下具有2.8到6 ppm/℃的CTE。另外，我們可調整包層金屬層的厚度以實現HTC，比如2到3 W/cm．K (相對於銅的4 W/ cm．K )，其遠高於矽的TC (1.5 W/ cm．K )。
針對高速應用，基於聚醯亞胺電介質的具有多個(即，2個)金屬(銅Cu)層的導電線可為良好互連解決方案。由於撓性元件是可機械成形且可彎曲的，因此撓性元件還可用於連接3D中位在一個側面上的金屬墊，並且也可以連接其中位在多個側面上的金屬墊。撓性元件可提供高密度的互連(具有小到20 μm且甚至到10 μm的間距)、DC電力傳輸、集成I/O (輸入及輸出)、電力分佈、去耦合及電磁相容性。所有上述良好屬性，再加上撓性元件可在接合之前被測試為已知良好，使撓性元件(特別是無黏合劑撓性元件)成為3D互連的理想候選。以用於液晶顯示器應用的膜上晶片(Chip-on-Film，COF)接合為例，使用熱壓接合(Thermo-Compression Bonding，TCB)將具有Cu引線(其可預鍍錫Sn)的無黏合劑撓性元件接合到例如用於像是行動設備的應用的玻璃或基板上的金凸塊、Sn凸塊或錫/銅(Sn/Cu)凸塊。在接合後可塗覆無溶劑環氧基板填充膠以避免可能與溶劑基板填充膠烘烤不當相關的氣泡。替代地，可以類似於細間距覆晶微凸塊組合件的方式，在接合到玻璃之前塗覆非導電黏合劑(non-conductive adhesive，NCA)或非導電膏(non-conductive paste，NCP)，接著進行TCB。可在撓性接合之前對電路系統執行預烘烤以確保將不會發生分層。駐留在不同側面上的接合撓性元件上的金屬墊可使用例如具有含鈀(Pd)鈍化層的引線/墊的撓性元件來互連，以便在例如140℃的低溫下進行撓性元件到撓性元件接合。
圖22展示根據本揭露的另一實施例的包含3D IC結構的半導體封裝21。半導體封裝21具有類似於涉及FSPDN (見圖15)的半導體封裝14的結構；其中半導體封裝21含有在垂直方向上安置於處理器裸晶501與裸晶502之間且在兩個鄰近裸晶502之間的支撐件5601。在一些實施例中，本文中引用的一或多個裸晶502包含DRAM堆疊中的控制裸晶502及記憶體裸晶502，且其中控制裸晶502安置於一或多個記憶體裸晶502的底部處。支撐件5601還可稱為HTC結構，其包含由具有大於矽的熱導率的材料組成的中介層(例如鑽石中介層或矽-鑽石中介層)，借此促進散熱。支撐件5601可具有大於或與處理器裸晶501或鄰近記憶體裸晶502的橫截面寬度實質上相等的橫截面寬度。
此外，半導體封裝21進一步包含形成於支撐件5601中的通孔5602、形成於支撐件5601的第一側上的RDL 5603及形成於與第一側相對的支撐件5601的第二側上的RDL 5604，其中RDL 5603及5604可通過通孔5602電性連接，借此允許信號及電力傳輸並增強涉及處理器裸晶501及控制及記憶體裸晶502的散熱。
在半導體封裝21中，處理器裸晶501可為具有使用鑽石-矽複合晶片形成的FSPDN的裸晶，且其中裸晶含有矽或主動IC部分及鑽石支撐件部分504，且支撐件504上的矽部分可安裝於HTC支撐件503上。替代地，鑽石部分504可被放置於半導體封裝21中的處理器-鑽石組合的矽部分的頂部上。
半導體封裝21進一步包含結構構件5501及散熱片5503。散熱片5503通過HTC熱界面材料(TIM) 5611熱耦合到結構構件5501，且散熱片5503也可通過另一HTC TIM 5612熱耦合到記憶體裸晶502。而且，結構構件5501可包含通過TIM 5613熱耦合到支撐件503的鑽石間隔件。支撐件503可包含由具有大於矽中介層材料的熱導率的材料組成的中介層。舉例來說，支撐件503可包含鑽石中介層，其中形成有TDV 5031以便實現信號/電力傳輸並增強散熱。在一些實施例中，支撐件503可由鑽石、矽、石墨烯、氮化硼、砷化硼、立方砷化硼、氮化鋁、碳化矽或其組合組成。
支撐件503安裝於層壓基板或PCB 5401上。因此，除向上方向上的散熱之外，支撐件503及結構構件5501 (例如鑽石間隔件)還可提供從裸晶501的底部到支撐件504及接著到支撐件503、結構構件5501及散熱片5503的散熱路徑，且由於支撐件5601的存在還可增強此路徑的散熱效果。在一些實施例中，根據系統要求，散熱片5503可包含鑽石散熱器、熱導板、TIM或其組合。
圖23展示根據本揭露的另一實施例的包含3D IC結構的半導體封裝22。半導體封裝22具有與半導體封裝21的結構相似的結構。然而，不同於半導體封裝21中的使用複合晶圓構建的處理器裸晶501'及支撐件504'，處理器裸晶501'及處理器裸晶501'下的支撐件504'一併使用下圖24A到24C中描述的工藝形成處理器-鑽石組合。
圖24A到24C展示一種工藝流程，其用以創建利用例如鑽石中介層或基於不具有第二矽基板的其它HTC材料的中介層的HTC支撐件來增強的BSPDN結構，使得HTC-處理器組合的第二矽基板側可在使用或不使用RDL的情況下被安裝並與HBM DRAM堆疊互連。在圖24A，第一半導體基板71通過一對接合層73 (例如電介質接合層)接合到第二半導體基板72。任選地，第一半導體基板71及第二半導體基板72中的每一者在主動區與塊狀區之間包含相應緩衝停止層71B或72B。在第一半導體基板71中，在創建處理器IC的前段工藝(FEOL)結構712之前可形成埋入式電源軌711，且該半導體稍後將與本地互連件713、中間互連件714及任選地RDL (圖24A中未展示)或接合層堆疊在一起。局部互連件713及中間互連件714可為具有可區分的線寬及線間隔的處理器IC的後段工藝(BEOL)結構的一部分。由於用於製造處理器IC的第一半導體基板701隨後將通過合適晶片研磨/減薄操作、化學機械拋光(CMP)操作、乾式及/或濕式蝕刻操作或其組合而減薄到小於5 μm—同時保持主動矽區及電源軌完好無損，因此第二半導體基板72通常可通過接合層73附接到中間互連件714以實現結構完整性，如圖24A中所展示。
在圖24B中，背側鈍化層74可通過例如熱氧化或PECVD來沉積，並形成氧化矽層。接著，納米TSV 751形成在處理器IC的背側處以與埋入式電源軌711建立電性連接。熱通孔722可形成在處理器IC的背側接近熱源(舉例來說，接近FEOL結構712、納米TSV 751及/或埋入式電源軌711)的各種位置處。接著，在納米TSV 751及熱通孔722上方可形成全域互連件76 (及任選地RDL 77A)，使熱通孔722連接到處理器IC的背側上的全域互連件(及RDL 77A)，該全域互連件76可經設計以通過具有BSPDN的處理器IC的背側向處理器IC提供電力及信號。全域互連件76是包含接到處理器IC的FEOL 712結構的電源跡線及信號跡線的通用術語。
在圖24C中，第一支撐件83，例如為鑽石中介層或任何其它合適的基於HTC的元件，可通過先前形成於其上的RDL 77A以基於如氧化物間鍵合的銅混合鍵合接合到處理器IC，該第一支撐件83具有位於面向處理器IC的背側的第一側上的RDL 77B及位於與第一側相對的第二側上的RDL 77C。在此，將支撐件83連接到處理器IC的接合層可為混合接合層。在一些實施例中，支撐件83或鑽石中介層可擁有用於不同目的的多個TDV。舉例來說，支撐件83中的連接RDL 77B及RDL 77C的熱通孔83A可熱耦合到先前形成於處理器IC中的熱通孔722。舉另一實例來說，支撐件83中的連接RDL 77B及RDL 77C的電源通孔及信號通孔83B (統稱為電源/信號通孔)電性連接到全域互連件76的電源跡線及信號跡線及接到處理器IC的FEOL 712結構。像是微凸塊的接觸端子78可形成於支撐件83的RDL 77C上。在下一步驟中，包含塊狀半導體、緩衝停止層72B及接合層73的第二半導體基板72通過合適的平面化及蝕刻操作進行移除，接著可根據需要在移除第二半導體基板72之後暴露出的中間互連件714上形成RDL 77D。
在一些實施例中，例如，圖23中的處理器裸晶501'及支撐件504'可例如通過圖24A到24C中展示的工藝形成BSPDN，且因此，處理器裸晶501'及支撐件504'可具有與半導體基板71及支撐件83相同的結構。此外，在一些實施例中，圖16中展示的額外實例的裸晶201及支撐件204也可通過圖24A到24C中展示的工藝形成。
圖25展示用於在本文中描述的半導體封裝的合適的互連層中形成隔熱層或結構及/或散熱層或結構的製造操作。隔熱層或結構951可經形成鄰近於預定主動區，例如，在處理器IC的記憶體快取區950A與熱核心區950B之間，呈一或多個溝槽或孔的形式且在IC的FEOL處理之前或期間。在一些實施例中，熱隔離層901可包含熱超材料結構，例如在FEOL處理期間產生的二氧化矽/石墨烯/Si/石墨烯/二氧化矽，或超薄(例如，2 nm)納米材料，像是通過真空工藝沉積在隔離溝槽中的MoSe 2、MoS 2及WSe 2異質結構上的石墨烯以實現更好的熱管理。熱超材料結構(例如MoSe 2、MoS 2及WSe 2異質結構上的石墨烯)可擁有高隔熱性質，在相當的厚度下具有大於SiO 2的100倍的熱阻，且在室溫下有效熱導率低於空氣。另外，隔熱層953及/或散熱層可以導電跡線或三維超材料結構的形式沉積於BEOL結構中。散熱材料可包含石墨烯、碳納米管、鑽石、氮化硼及/或砷化硼。隔熱層953/或散熱層可接著通過合適的光刻操作圖案化，且由合適的電介質材料模封，且通過適當的光刻操作(例如經由介電層中的孔/溝槽圖案化及觸點金屬化) 以形成繞線連接至熱通孔。參考圖24C及25，圖25中說明的隔熱層級/或散熱層可形成於RDL 77D、處理器IC的BEOL結構(例如局部互連件713及接近於處理器IC的前側的中間互連件714)、處理器IC的FEOL結構712中及/或接近於處理器IC的背側的全域互連件76中。
圖26展示根據本揭露的另一實施例的包含3D IC結構的半導體封裝23。半導體封裝23具有類似於半導體封裝22的結構；然而，半導體封裝23進一步包含電路層5403及撓性電路互連件5402。電路層5403電耦合到控制裸晶502，且撓性電路互連件5402電性連接到層壓基板或PCB 5401。電路層5403接近於散熱器5503，其中撓性電路互連件5402經配置以將電力及信號分佈路徑主要提供到控制IC及記憶體裸晶502。
圖27展示根據本揭露的另一實施例的包含3D IC結構的半導體封裝24。半導體封裝24具有類似於半導體封裝21的結構；然而，處理器裸晶601由前側電源供給網路(FSPDN)供電。即，處理器裸晶601可具有設置在緊密接近於支撐件503的其前側601F (FEOL/BEOL側)及設置在比前側601F更遠離支撐件503的其背側601B。
圖28展示根據本揭露的另一實施例的包含2.5D IC結構的半導體封裝25。半導體封裝25具有類似於半導體封裝24的結構。即，半導體封裝25及半導體封裝24兩者都由FSPDN供電；然而，不同於由半導體封裝24採用的3D IC結構，半導體封裝25中的處理器裸晶701及包含裸晶702的DRAM堆疊702是並排安置於2.5D IC結構中的支撐件703上。
圖29展示根據本揭露的另一實施例的包含2.5D IC結構的半導體封裝26。半導體封裝26具有類似於半導體封裝25的結構；然而，處理器裸晶701'可由矽-鑽石複合晶圓構建使得處理器裸晶701'的矽層的背側701B' (與FEOL/BEOL側相對)可熱耦合到鑽石支撐件704，借此促進散熱。
圖30展示根據本揭露的另一實施例的包含2.5D IC結構的半導體封裝27。半導體封裝27具有類似於半導體封裝25的結構；然而，半導體封裝27採用具有BSPDN的處理器裸晶801。在此情況中，處理器裸晶801可具有設置在緊密接近於支撐件803的其背側801B及設置在比背側801B更遠離支撐件803的其前側801F。
如圖30中展示，處理器裸晶801可基於矽構建，然而，本揭露不限於此。圖31展示根據本揭露的另一實施例的包含2.5D IC結構的半導體封裝28。半導體封裝28具有類似於半導體封裝27的結構；然而，具有BSPDN的處理器裸晶801'可通過例如銅混合接合接合到鑽石支撐件804'。即，半導體封裝28採用可通過先前在圖24A到24C中展示的工藝流程形成的處理器-鑽石組合的結構。
圖32展示根據本揭露的另一實施例的包含2.5D IC結構的半導體封裝29。半導體封裝29具有類似於半導體封裝28的結構。舉例來說，半導體封裝28中的處理器裸晶801'及鑽石支撐件804'及半導體封裝29中的處理器裸晶961及支撐件964形成具有BSPDN的兩個處理器-鑽石組合。然而，在半導體封裝29中，兩個DRAM 962是部分堆疊於處理器裸晶961上。明確來說，DRAM 962安置於處理器裸晶901及其中形成有TDV 9671的鑽石間隔件967上。另外，鑽石間隔件967及處理器-鑽石組合結構(包含處理器裸晶961及支撐件964)安置於另一HTC支撐件963上，其中形成有導電跡線，且因此，信號及電力傳輸及向下散熱可通過支撐件963實現。支撐件963可包含由具有大於矽中介層材料的熱導率的材料組成的中介層。舉例來說，支撐件963可包含鑽石中介層，其中形成有TDV以便改進冷卻效率。在一些實施例中，支撐件963可由鑽石、矽、石墨烯、氮化硼、砷化硼、立方砷化硼、氮化鋁、碳化矽或其組合組成。
本文中描述的3D IC及2.5D IC結構全都允許從3D IC及2.5D IC結構的頂側及底側進行雙側或多側冷卻，同時一些3D IC結構實現跨接裸晶、雙側或多側信號及電力傳輸，相較於傳統單側互連(只能從底部裸晶供應到直接在上方的裸晶，並接著從上方裸晶供應到其上方的又一裸晶，一次一個裸晶)，電力及信號傳輸現在可直接從底部裸晶及/或在底側上支撐底部裸晶的中介層兩者直接供應到上方的裸晶以及在裸晶堆疊中的所有其它裸晶，並可從3D IC的頂側(例如到控制IC)到3D IC下側的裸晶。
另外，在3D堆疊的相同封裝層級中，本揭露的圖中展示的裸晶可為單個裸晶或通過例如晶圓級扇出2.5D IC及3D IC工藝互連的IC或小晶片的組合。每一層級還可併入被動及其它主動組件。在所有情況中，HTC TIM可説明緩解熱問題。
而且，在所有圖中，當使用微凸塊時，需要(但未展示)非導電膏/膜以填充覆晶接合的兩個元件之間的間隙。而且，為了實現更精細的間距，覆晶凸塊，特定來說，兩個IC之間的覆晶凸塊，可由銅混合接合取代。公開的3D IC及2.5D IC結構還可模封(其可能未在圖中展示)以增強這些結構的結構完整性。
本揭露的一個方面提供一種半導體封裝。所述半導體封裝包含第一裸晶及第一支撐件。所述第一裸晶具有前側及背側。所述第一支撐件安置於所述第一裸晶正下方且熱耦合到所述第一裸晶。所述第一支撐件的所述熱導率大於所述第一裸晶的所述熱導率。
本揭露的另一方面提供一種半導體封裝。所述半導體封裝包含處理器裸晶、第一高熱導率(HTC)結構、多個記憶體裸晶及控制裸晶及第二HTC結構。所述處理器裸晶具有前側及背側。所述第一HTC結構安置於所述處理器裸晶正下方且熱耦合到所述處理器裸晶。所述第一HTC結構的所述熱導率大於所述處理器裸晶的所述熱導率。所述記憶體裸晶及所述控制裸晶堆疊於所述處理器裸晶之上。所述第二HTC結構安置於所述處理器裸晶與控制裸晶之間或在鄰近記憶體裸晶之間。所述第二HTC結構的所述熱導率大於所述處理器裸晶的所述熱導率。
儘管已詳細描述本揭露及其優點，但應理解，可在不背離由所附申請專利範圍界定的本揭露的精神及範圍的情況下進行各種改變、替換及變更。舉例來說，上文論述的許多過程可實施於不同方法中且由其它過程取代，或其組合。
此外，本申請案的範圍不希望限於說明書中描述的過程、機器、製造、組成物質、構件、方法及步驟的特定實施例。所屬領域的一般技術人員應易於從本揭露瞭解，可根據本揭露利用目前現存或以後開發的執行與本文中描述的對應實施例基本上相同的功能或實現與所述對應實施例基本上相同的結果的過程、機器、製造、組成物質、構件、方法或步驟。因此，所附申請專利範圍希望在其範圍內包含此類過程、機器、製造、組成物質、構件、方法及步驟。
1, 2, 3, 4:界面 10, 11, 12, 13, 14, 15, 16:半導體封裝 17, 18, 19, 20:半導體封裝 21, 22, 23, 24, 25, 26, 27, 28, 29:半導體封裝 40:鑽石基板 40B:鑽石基板背側 40F:鑽石基板前側 41:TDV 50:雙晶圓 50B:雙晶圓背側 50F:雙晶圓前側 51:TSDV 53, 55, 43, 45, 63, 65:RDL 57, 47, 67:載體 59, 49, 69:釋放層 60:三晶圓 61:TSDV 62:第一矽部分 64:鑽石部分 66:第二矽部分 71:第一半導體基板 71B, 72B:緩衝停止層 72:第二半導體基板 73:接合層 74:背側鈍化層 76:全域互連件 78:接觸端子 83:支撐件 90:2.5D IC結構 91:扇出封裝結構 92:嵌入式SiP 93:矽光子結構 94:3D IC的結構 96:疊層封裝(PoP)結構 101, 102, 101', 102', 101'', 102'':裸晶 101B, 101B':裸晶背側 101F, 101F':裸晶前側 103, 103':支撐件 104':支撐件 104:接合層 105':TSDV 106:模封化合物 121:屏障層 1503A:高導熱率(HTC)層 1503B, 1503B':蓋 1503C:HTC散熱器 170:載體 171:釋放層 201, 202, 201', 202':裸晶 201B:裸晶背側 201F:裸晶前側 204:支撐件 301, 301':裸晶 301B, 301B':裸晶的背側 301F, 301F':裸晶的前側 302:DRAM 堆疊 303, 304, 303':支撐件 401:裸晶 401B:裸晶的背側 401F:裸晶的前側 402, 402':DRAM 堆疊 403, 404:支撐件 440:間隔件互連件 450:氣隙 460:RDL 501, 501', 502:裸晶 503, 504, 504':支撐件 601, 701, 702, 701', 801, 801':裸晶 601B, 701B', 801B, 801B':裸晶的背側 601F, 801F, 801F':裸晶的前側 60F:三晶圓的前側 703, 704, 803, 804, 804':支撐件 711:埋入式電源軌 712:前段工藝(FEOL)結構 713:本地互連件 714:中間互連件 722, 83A:熱通孔 751:納米TSV 77A, 77B, 77C, 77D:RDL 83B:信號通孔 901:基板 902, 914:矽中介層 903, 903a:焊料凸塊 904:矽通孔(TSV) 905:記憶體結構 905a:DRAM裸晶 905b:控制裸晶 906:焊料球 907:處理器IC 908:PCB 911, 9324:重佈層(RDL) 913a, 913b:晶片 916:CMOS裸晶 917:雷射二極體 918:波導結構 919:調製器 920:光電檢測器 921:光纖 923:裝置 931:DRAM封裝 932:AP封裝 933:PCB 934:散熱器 935:殼體 936:顯示面板 937:防護屏 940, 941:裸晶 950A:記憶體快取區 950B:熱核心區 951:隔熱層 953:隔熱層 961:處理器裸晶 962:DRAM 963, 964:支撐件 967:鑽石間隔件 1012:TSV 1031:鑽石部分 1032:矽部分 1033, 1033':矽-鑽石通孔(TSDV) 1036, 1037:RDL 1201:焊料凸塊 1401:PCB 1501, 1501':結構構件 1503, 2503:散熱片 1511:間隔件 1512:鑽石部分 1513, 1034, 151, 153:表面層 1514, 1035, 122, 152, 154:接合層 1515, 1036:接合墊 1516:垂直架 1517:接合點 1521:鑽石通孔(TDV) 2012:TSV 2041:TDV 3021:控制裸晶 3022:DRAM 裸晶 3042:熱通孔 3501:結構構件 3503:散熱器 3503A:熱導板 3503B:散熱片 3601, 3602:TIM 3603:HTC材料 4021, 4021':控制裸晶 4022, 4022':DRAM 裸晶 4401:PCB 4402:撓性電路互連件 4403:電路層 4501:結構構件 4503:散熱器 4503A:冷卻板 4503B:散熱片 4515:垂直架 4516:HTC橋 4601, 4602:TIM 4701:嵌入式散熱層 5031:TDV 5401:PCB 5402:撓性電路互連件 5403:電路層 5501:結構構件 5503:散熱片 5601:支撐件 5602:通孔 5603, 5604:RDL 5611, 5612, 5613:TIM 9311:DRAM裸晶 9312:層壓基板 9313, 9322:模封層 9314, 9325:焊料球 9321:AP裸晶 9323:TMV 9381, 9382:熱界面材料(TIM) 9671:TDV B1:微凸塊 D1:鑽石基板 P1, P2:金屬墊 R1, R2:RDL S1:矽基板 T1:通孔
當結合附圖考慮時，可通過參考詳細描述及申請專利範圍的請求項來獲得本揭露的更完整理解，其中相同參考數字指代所有圖中的類似元件。 圖1A到1E各自說明先進SiP結構。 圖2展示使用疊層封裝結構的智慧行動應用。 圖3展示通過不同代的互連及記憶體的頻寬微縮以及處理器的峰值每秒浮點運算(FLOPS)。 圖4展示根據本揭露的一個實施例的半導體封裝。 圖5A到5D展示圖4中的半導體封裝中的詳細界面結構。 圖6A到6E展示用於構建圖4中的半導體封裝的製造操作。 圖7展示根據本揭露的實施例的包含3D IC結構的半導體封裝。 圖8A到8F展示根據本揭露的實施例的用於構建圖7中的半導體封裝的製造操作。 圖9A到9D說明根據本揭露的一些實施例的用於使用全尺寸重組鑽石晶圓創建先進中介層或IC的工藝。 圖10A到10D說明根據本揭露的一些實施例的用於使用全尺寸重組鑽石基雙晶圓創建先進IC的工藝。 圖11A到11D說明根據本揭露的一些實施例的用於使用全尺寸重組矽-鑽石-矽三晶圓創建先進IC的工藝。 圖12A及12B說明根據本揭露的實施例的可由全尺寸鑽石基複合晶圓創建的示範性先進IC及先進中介層。 圖13展示根據本揭露的另一實施例的包含3D IC結構的半導體封裝。 圖14展示根據本揭露的另一實施例的包含3D IC結構的半導體封裝。 圖15展示根據本揭露的另一實施例的包含3D IC結構的半導體封裝。 圖16展示根據本揭露的另一實施例的包含3D IC結構的半導體封裝。 圖17展示根據本揭露的另一實施例的包含3D IC結構的半導體封裝。 圖18展示根據本揭露的另一實施例的包含2.5D IC結構的半導體封裝。 圖19展示根據本揭露的另一實施例的包含2.5D IC結構的半導體封裝。 圖20展示根據本揭露的另一實施例的包含3D IC結構的半導體封裝。 圖21展示根據本揭露的另一實施例的包含3D IC結構的半導體封裝。 圖22展示根據本揭露的另一實施例的包含3D IC結構的半導體封裝。 圖23展示根據本揭露的另一實施例的包含3D IC結構的半導體封裝。 圖24A到24C提供根據本揭露的一些實施例的用於形成具有BSPDN的處理器-鑽石組合的製造操作。 圖25提供根據本揭露的一些實施例的用於在半導體封裝結構中形成隔熱層及/或散熱層的製造操作。 圖26展示根據本揭露的另一實施例的包含3D IC結構的半導體封裝。 圖27展示根據本揭露的另一實施例的包含3D IC結構的半導體封裝。 圖28展示根據本揭露的另一實施例的包含2.5D IC結構的半導體封裝。 圖29展示根據本揭露的另一實施例的包含2.5D IC結構的半導體封裝。 圖30展示根據本揭露的另一實施例的包含2.5D IC結構的半導體封裝。 圖31展示根據本揭露的另一實施例的包含2.5D IC結構的半導體封裝。 圖32展示根據本揭露的另一實施例的包含2.5D IC結構的半導體封裝。
1,2,3,4:界面
10:半導體封裝
101,102:裸晶
101F:裸晶前側
101B:裸晶背側
103:支撐件
1503:散熱片
1503A:高導熱率(HTC)層
1503B:蓋
1503C:HTC散熱器
1031:鑽石部分
1032:矽部分
1201:焊料凸塊
1401:PCB
1501:結構構件
1511:間隔件
1521:鑽石通孔(TDV)
1516:垂直架

Claims (20)

  1. 一種半導體封裝，包括： 第一裸晶，其具有前側及背側；及 第一支撐件，其安置於所述第一裸晶正下方且熱耦合到所述第一裸晶， 其中所述第一支撐件的熱導率大於所述第一裸晶的熱導率。
  2. 如請求項1所述之半導體封裝，其中所述第一支撐件包括由具有大於矽的熱導率的材料組成的中介層，且其中所述中介層具有大於或實質上等於所述第一裸晶的橫截面寬度。
  3. 如請求項1所述之半導體封裝，其中所述第一支撐件及所述第一裸晶經組合以形成具有通過所述第一裸晶及所述第一支撐件的至少一個通孔的複合層。
  4. 如請求項1所述之半導體封裝，其中所述第一支撐件由鑽石、石墨烯、氮化硼、砷化硼、立方砷化硼、氮化鋁或碳化矽組成。
  5. 如請求項1所述之半導體封裝，其中所述第一裸晶的所述背側經定位成緊密接近於所述第一支撐件且所述第一裸晶的前側比所述背側更遠離所述第一支撐件，且所述半導體封裝進一步包括： 全域互連件，其安置於所述第一裸晶的所述背側上；及 第一重佈層RDL，其安置於所述全域互連件上；及 第二RDL，其在面向所述第一裸晶的所述第一支撐件的第一側上； 其中所述第一裸晶及所述第一支撐件通過所述第一RDL及所述第二RDL接合。
  6. 如請求項5所述之半導體封裝，其進一步包括： 第三RDL，其在與所述第一側相對的所述第一支撐件的第二側上； 第一熱通孔，其在所述第一支撐件中，連接所述第二RDL及所述第三RDL；及 第一電源通孔及第一信號通孔，其在所述第一支撐件中，連接所述第二RDL及所述第三RDL。
  7. 如請求項6所述之半導體封裝，其進一步包括： 埋入式電源軌，其接近於所述第一裸晶的前道工序FEOL結構； 電力跡線及信號跡線，其在所述全域互連件中，分別電性連接到所述埋入式電源軌及所述FEOL結構；及 第二熱通孔，其接近於所述全域互連件中的所述電力跡線及所述信號跡線及所述第一裸晶的所述FEOL結構，其中所述第二熱通孔熱耦合到所述第一支撐件中的所述第一熱通孔。
  8. 如請求項6所述之半導體封裝，其進一步包括： 第四RDL，其含有在所述第一裸晶的前側之上的導電跡線， 其中散熱層或隔熱層形成於所述第四RDL中、接近於所述第一裸晶的所述前側的後道工序BEOL結構中、所述第一裸晶的所述全域互連件中或接近於所述第一裸晶的所述前側的前道工序FEOL結構中。
  9. 如請求項1所述之半導體封裝，其進一步包括： 多個第二裸晶，其堆疊於所述第一裸晶之上或與所述第一裸晶並排安置； 結構構件，其與所述第一裸晶及所述多個第二裸晶並排安置；及 散熱片，其安置於所述第一裸晶、所述多個第二裸晶及所述結構構件之上， 其中所述結構構件與所述第一支撐件及所述散熱片熱耦合，且所述結構構件擁有大於所述第一裸晶的所述熱導率的熱導率。
  10. 如請求項9所述之半導體封裝，其中所述結構構件包括：(1)多個中介層，其由具有大於的矽的熱導率的材料組成且具其有通孔；(2)間隔件互連件，其由具有低於矽的熱導率的材料組成，且其具有或不具有通孔的；(3)所述散熱器的垂直架；或其組合。
  11. 如請求項9所述之半導體封裝，其中所述散熱片包括金屬蓋、集成散熱片、平面散熱器、鰭式散熱器、熱導板、冷卻板、歧管、中介層或其組合，其中所述散熱片熱耦合到具有或不具有熱界面材料TIM的所述結構構件，所述TIM具有大於矽的熱導率。
  12. 如請求項9所述之半導體封裝，其進一步包括： 第二支撐件，其在所述第一裸晶與所述多個第二裸晶中的一者之間或在鄰近第二裸晶之間，其中所述第二支撐件包括由具有大於矽的熱導率的材料組成的中介層；及 通孔，其在所述第二支撐件中。
  13. 如請求項12所述之半導體封裝，其進一步包括： 散熱層或隔熱層，其在所述第一支撐件、所述第二支撐件、所述多個第二裸晶或其組合的相應互連結構中。
  14. 如請求項12所述之半導體封裝，其中所述第二支撐件進一步包括： 第五RDL，其在所述第二支撐件的第一側上；及 第六RDL，其在與所述第一側相對的所述第二支撐件的第二側上， 其中所述通孔電或光學連接所述第五RDL及所述第六RDL。
  15. 如請求項1所述之半導體封裝，其中所述第一裸晶的所述背側經定位成緊密接近於所述第一支撐件且所述第一裸晶的所述前側比所述背側更遠離所述第一支撐件，且所述半導體封裝進一步包括： 多個第二裸晶，其堆疊於所述第一裸晶之上或與所述第一裸晶並排安置； 第二支撐件，其在所述第一裸晶與所述多個第二裸晶中的一者之間或在鄰近第二裸晶之間； 結構構件，其與所述第一裸晶及所述多個第二裸晶並排安置，其中所述結構構件具有大於所述第一裸晶的所述的熱導率； 散熱片，其在所述多個第二裸晶及所述第一裸晶之上，其中所述散熱片熱耦合到所述結構構件； 載體，其支撐所述第一裸晶、所述第一支撐件、所述多個第二裸晶及所述第二支撐件；及 撓性電路互連件，其將所述載體或所述第一支撐件電性連接到接近於所述散熱片的電路層，其中所述撓性電路互連件經配置以將電力及信號提供到所述第二裸晶中的一者或所述第一裸晶的所述前側。
  16. 一種半導體封裝，包括： 處理器裸晶，其具有前側及背側； 第一高熱導率HTC結構，其安置於所述處理器裸晶正下方且熱耦合到所述處理器裸晶，其中所述第一HTC結構的熱導率大於所述處理器裸晶的熱導率； 多個記憶體裸晶及控制裸晶，其堆疊於所述處理器裸晶之上；及 第二HTC結構，其在所述處理器裸晶與控制裸晶之間或在鄰近記憶體裸晶之間，其中所述第二HTC結構的熱導率大於所述處理器裸晶的所述熱導率。
  17. 如請求項16所述之半導體封裝，其中所述第一HTC結構及所述處理器裸晶經組合以形成具有通過所述處理器裸晶及所述第一HTC結構的至少一個通孔的複合晶圓。
  18. 如請求項16所述之半導體封裝，其進一步包括： 埋入式電源軌，其接近於所述處理器裸晶的前道工序FEOL結構；及 電力跡線及信號跡線，其在接近於所述處理器裸晶的所述背側的互連件中， 其中所述電力跡線及所述信號跡線分別電性連接到所述埋入式電源軌及所述FEOL結構且經配置以將電力及信號從所述處理器裸晶的所述背側提供到所述處理器裸晶。
  19. 如請求項18所述之半導體封裝，其進一步包括： 間隔件互連件，其在所述處理器裸晶與所述多個記憶體裸晶及控制裸晶之間； 氣隙，其由所述間隔件互連件、所述處理器裸晶及所述控制裸晶界定，其中所述控制裸晶控管所述處理器裸晶與所述記憶體裸晶之間的互連； 重佈層RDL，其含有所述處理器裸晶的所述前側之上的導電跡線；及 散熱層或隔熱層形成於所述RDL中、接近於所述處理器裸晶的所述前側的後道工序BEOL結構中或接近於所述處理器裸晶的所述前側的前道工序FEOL結構中。
  20. 如請求項18所述之半導體封裝，其進一步包括： 散熱片，其在所述多個記憶體裸晶之上； 層壓基板，其支撐所述處理器裸晶、所述第一HTC結構、所述記憶體裸晶、所述控制裸晶及所述第二HTC結構；及 撓性電路互連件，其將所述層壓基板或所述第一HTC結構電性連接到接近於所述散熱片的電路層，其中所述撓性電路互連件經配置以將電力及信號提供到所述處理器裸晶的所述前側或所述控制裸晶中的至少一者。
TW112136819A 2022-09-26 2023-09-26 用於增強冷卻的半導體封裝結構 TW202418509A (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US202263409854P 2022-09-26 2022-09-26
US63/409,854 2022-09-26
US202263432414P 2022-12-14 2022-12-14
US63/432,414 2022-12-14
US202363583008P 2023-09-15 2023-09-15
US63/583,008 2023-09-15

Publications (1)

Publication Number Publication Date
TW202418509A true TW202418509A (zh) 2024-05-01

Family

ID=90626886

Family Applications (2)

Application Number Title Priority Date Filing Date
TW112136473A TW202414734A (zh) 2022-09-26 2023-09-23 用於增強冷卻的半導體封裝結構
TW112136819A TW202418509A (zh) 2022-09-26 2023-09-26 用於增強冷卻的半導體封裝結構

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW112136473A TW202414734A (zh) 2022-09-26 2023-09-23 用於增強冷卻的半導體封裝結構

Country Status (2)

Country Link
US (2) US20240128150A1 (zh)
TW (2) TW202414734A (zh)

Also Published As

Publication number Publication date
US20240128146A1 (en) 2024-04-18
US20240128150A1 (en) 2024-04-18
TW202414734A (zh) 2024-04-01

Similar Documents

Publication Publication Date Title
US20230326825A1 (en) Package structure for heat dissipation
US10418350B2 (en) Semiconductor structures for assembly in multi-layer semiconductor devices including at least one semiconductor structure
US8779572B2 (en) On-chip heat spreader
TW202114090A (zh) 封裝、半導體封裝及其形成方法
US7723759B2 (en) Stacked wafer or die packaging with enhanced thermal and device performance
US11817410B2 (en) Integrated circuit package and method
US20240021554A1 (en) Integrated circuit package and method of forming thereof
CN221861640U (zh) 半导体组件
US11715723B2 (en) Wafer on wafer bonding structure
WO2024087334A1 (zh) 中介层结构及其制作方法
TWI735353B (zh) 積體電路封裝及其製作方法
TW202418509A (zh) 用於增強冷卻的半導體封裝結構
CN117766484A (zh) 半导体封装
US20240047298A1 (en) Semiconductor structure
TWI856722B (zh) 半導體封裝
US20240006301A1 (en) Semiconductor package
TWI832663B (zh) 半導體封裝及其形成方法
US20240047338A1 (en) Integrated Circuit Packages and Methods of Forming the Same
US20240128194A1 (en) Integrated Circuit Packages and Methods of Forming the Same
US20240222339A1 (en) Integrated Circuit Package With Improved Heat Dissipation Efficiency and Methods of Forming the Same
Lau Multiple System and Heterogeneous Integration with TSV-Interposers
TW202414723A (zh) 具有邊緣側互連的半導體封裝及半導體封裝組合件以及其形成方法