TW202414734A - 用於增強冷卻的半導體封裝結構 - Google Patents

Abstract

一種半導體封裝其包含：通過前側或背側電源供給網路供電的處理器裸晶，堆疊在所述處理器裸晶上的多個記憶體裸晶及控制裸晶，與所述裸晶並排設置或設置在所述裸晶之間的多個高熱導率互連，及乘載所有裸晶的基板。所述基板具有允許液體通過的第一腔體及冷卻板，所述冷卻板與最上側的裸晶有直接熱接觸，且具有第二腔體，所述第二腔體經配置以連接到所述第一腔體且允許所述液體在所述第一腔體與所述第二腔體之間流動。所述半導體封裝經配置可具有超越傳統單側互連及散熱的拓撲，從而能夠實踐雙側或多側的散熱、電源供應及信號傳輸。

Description

用於增強冷卻的半導體封裝結構

本揭露大體上涉及一種用於增強冷卻的半導體封裝結構，且特定來說，涉及一種涉及提供增強冷卻的處理器-記憶體互連的新穎2.5D IC及/或3D IC封裝結構。

對於例如高性能計算(HPC)、資料中心及AI (人工智慧)等的高端應用來說，對計算能力、記憶體頻寬及記憶體容量的需求是巨大的且在不斷增加以便處理飛漲的資料流量(dada traffic)。這導致我們當今見證3D HBM (高頻寬記憶體) DRAM堆疊的激增，其實際上是當今唯一的大容量、商業化3D IC。3D HBM DRAM堆疊通常在2.5D IC配置中與處理器(或小晶片)並排放置並共同封裝在含有矽通孔(TSV)的2.5D矽中介層上。中介層的替代物是含有嵌入的或基板安裝的矽互連橋的層壓基板。3D HBM DRAM堆疊，包括第一代HBM(HBM1)、第二代HBM(HBM2)及第三代HBM(HBM3)，通常含有垂直堆疊在控制邏輯IC上的4、8或12個DRAM IC。HBM堆疊中的所有裸晶都含有TSV，但頂部DRAM裸晶除外。

與其中處理器與記憶體封裝以較大距離安裝在印刷電路板(PCB)上的傳統系統相比，用於HPC、資料中心及AI應用的3D HBM DRAM堆疊通常在2.5D IC中放置得更靠近(在幾毫米內)處理器並與其共同封裝。在現代微電子系統中，資料在處理器與DRAM之間來回傳輸，DRAM是大多數晶片的主記憶體。與前沿HBM (例如，對於HBM3來說小約15 W)及傳統計算系統中的過去的處理器相比，當今的高端處理器要求且需要耗散更多的功率(例如，對於如GPU，以nVidia H100為例，高達700 W/晶片，而對於CPU來說則高達400 W/晶片)。

此外，在資料流量持續爆炸性增長的推動下，處理器功率預期繼續增加且預期在不久的將來超過1000 W/晶片，特別是對於資料中心來說。相比之下，與安裝在PCB上的2D記憶體相比，3D HBM DRAM系統提供更低功率、更高頻寬及更高密度優勢。在3D HBM DRAM堆疊中(例如，在HBM3 DRAM堆疊中，可有12個DRAM裸晶堆疊於控制裸晶上)，每單位面積的功率可由於更多裸晶堆疊而增加(垂直堆疊中的相鄰裸晶彼此加熱)，且與在氣體冷卻的情況下更靠近散熱器及散熱片或在晶片導向液體冷卻的情況下更靠近冷卻板的其頂上的裸晶相比，底部及中間層級DRAM通常具有有限的散熱路徑。兩個因素可導致3D裝置過熱(與2D記憶體相比)，其中最熱層級在底部，而較冷層級在頂部。DRAM中的高溫可導致性能及效率降低，尤其在每當溫度過高時使用動態熱管理方案來限制DRAM頻寬時。過熱還可導致裝置停頓，即，被阻止存取，以及可靠性問題。所有電子裝置僅在特定溫度範圍內可靠地運轉。為了緩解3D HBM DRAM的這種情況，我們可例如將頻繁存取的資料映射在頂部層級上，使得記憶體(特別是底部層級)不會經常過熱以減少停頓，且通過從熱的通道遷移資料且接著將其關閉來減少洩漏功率，及/或實施用於熱管理的停頓平衡策略，所述策略在3D記憶體與處理器結合部署時可啟動分散式冷卻、閒置及減少成本。

HBM DRAM堆疊及2.5D IC兩者最大限度地發揮其能力以充分利用處理器性能提升的益處，尤其是在資料傳輸量持續飆升的情況下。展望未來，處理器速度的提升速率將繼續超過DRAM記憶體速度的提升速率。微處理器的指數比DRAM的指數大得多，儘管每一者都在指數級地提高。如圖1中所展示，處理器與記憶體之間的互連頻寬滯後於處理器的性能提升。這產生了“記憶體牆”效應，其阻止處理器性能得到充分利用。記憶體延時及頻寬將繼續限制系統性能，其中持續(流式)記憶體頻寬落後於峰值FLOP速率，如圖1中所展示，其包含HBM1、HBM2及nVidia's的GPU中的一者，A100。這種不平衡產生嚴重的瓶頸，所述瓶頸在行業繼續要求更高的計算性能的情況下每年都在繼續變大。

用於機器學習、AI及分析程式的新一代處理器將需要巨大的功率且產生大量熱量。在這些應用當中，僅資料中心就占全球電力消耗的1%到1.5% (資料中心處的伺服器約占資料中心功率消耗的40%)，且隨著雲端服務、邊緣計算、IoT (物聯網)、AI及其它數位轉型技術流行起來，此百分比預期增加。為了提供更高性能以處理指數級增加的資料流量，資料中心處的處理器晶片功率預期從2018年到2023年增長5倍，達到每晶片1000W，其中晶片封裝在2.5D IC、3D IC及/或SiP小晶片平臺中，如圖2中所展示。某些AI應用(例如Cerebra的8”x8”晶片級AI處理器晶片，這是有史以來製造的最大的SoC)已消耗驚人的每晶片15kW。根據最近的研究及出版物，到2023年，資料中心及通信網路的能量消耗可達到全世界總電力需求的17%。除了不斷上升的功率消耗之外，資料中心功率密度要求也繼續逐年增加。平均機架功率密度目前約為7 kW到16 kW。隨著對HPC、資料中心及AI應用的更廣泛採用，功率密度可達到每機架100 kW。資料中心不斷上升的功率消耗及高功率處理器晶片的熱管理需要得到解決，同時為因應行業正在努力應對更高處理器功率及相關聯冷卻問題，還需最小化計算-記憶體頻寬差距以便充分發揮處理器性能的潛力且最小化功率消耗。

為了緩解伴隨涉及安裝在印刷電路板(PCB)上的處理器及記憶體封裝的傳統計算系統出現的“記憶體牆”效應，已提出近記憶體(near memory)計算及記憶體內(in-memory)計算，如圖3中所說明。在圖3中，由2.5D IC例示的近記憶體計算及通過3D IC的記憶體內計算涉及將記憶體從PCB移動到同一封裝中的處理器附近(在2.5D IC的情況下)或更好的情況是恰好在同一封裝中的處理器的頂部上(在3D IC的情況下)。最近的工作已表明，某些記憶體可通過利用記憶體單元的物理性質來將其自身變形為計算單元，從而能夠在記憶體陣列中進行原位計算。記憶體內計算及近記憶體計算兩者可運用實現將資料密集型應用高效映射到此類裝置的技術來規避與資料移動有關的開銷。使用2.5D及3D IC架構，可通過由HBM堆疊提供的與記憶體的低延時、高頻寬連接來大大緩解處理引擎與主存儲裝置、DRAM記憶體系統之間的“記憶體牆”效應。涉及在3D IC中的處理器的頂部上堆疊HBM DRAM堆疊的3D IC架構特別有吸引力，因為與2.5D IC相比，其促進HBM堆疊與處理器之間的更高頻寬、更短資料傳送時間及更低功率消耗，同時保持其它條件相同。隨著行業對近記憶體/記憶體內計算的推動，3D HBM DRAM及處理器封裝在2.5D的架構正在朝向3D IC遷移，所述3D IC即，在基板上以垂直(封裝厚度)方向共同封裝的3D記憶體-處理器。一個恰當的例子是AMD在2022年宣佈的用於其EPYC Milan-X處理器的3D V-快取記憶體架構，其涉及在CPU (中央處理單元)處理器上銅混合鍵合64 MB SRAM。這種朝向3D IC的趨勢最終將實現邏輯到邏輯、記憶體到記憶體以及記憶體到邏輯的3D堆疊，以便實現最終的功能集成密度。

隨著處理器功率的不斷上升，這種3D IC趨勢將不可避免地使涉及3D堆疊中的處理器、記憶體及/或其它邏輯裝置的熱管理挑戰升級到超出2.5D應用。這需要開發新的熱管理方法，涵蓋晶片導向液體冷卻及新的3D IC結構以最大限度地利用這些新的熱管理方法來確保3D IC中的裸晶在其最佳工作溫度下運行。這些新的方法及結構還應允許2.5D IC的更高效冷卻。因為資料流量的增長繼續加速且處理器功率繼續增加，對於2.5D IC及3D IC兩者，其轉化為更高效處理器-記憶體操作及節約更多能量，且允許更高功率/性能處理器與HBM DRAM堆疊非常接近地集成以用於高端HPC、資料中心及AI應用。

本揭露的一個方面是提供一種半導體封裝，其包含：第一裸晶，其具有前側及背側；基板，其承載所述第一裸晶，其中所述基板包括允許液體通過的第一腔體；及冷卻板，其位於所述第一裸晶上方，其中所述冷卻板具有第二腔體，所述第二腔體經配置以連接到所述第一腔體且允許所述液體在所述第一腔體與所述第二腔體之間流動。

本揭露的另一方面是提供一種半導體封裝，其包含：處理器裸晶，其具有前側及背側；多個記憶體裸晶及控制裸晶，其堆疊在所述處理器裸晶上方；基板，其承載所述處理器裸晶、所述多個記憶體裸晶及所述控制裸晶，其中所述基板具有允許液體通過的第一腔體；及冷卻板，其位於所述處理器裸晶、所述多個記憶體裸晶及所述控制裸晶上方，其中所述冷卻板具有第二腔體，所述第二腔體經配置以連接到所述第一腔體且允許所述液體在所述第一腔體與所述第二腔體之間流動。所述冷卻板與所述處理器裸晶、所述多個記憶體裸晶的頂部裸晶或所述控制裸晶直接熱接觸。

[優先權主張]

本申請案主張2022/09/26申請的美國臨時申請案第63/409,854號、2022/12/14申請的美國臨時申請案第63/432,414及2023/09/15申請的美國臨時申請案第63/583,008的優先權及益處，所述美國臨時申請案及正式案的內容以全文引用的方式併入本文中。

以下公開內容提供用於實施所提供標的物的不同特徵的許多不同實施例或實例。下文描述元件及佈置的具體實例以簡化本揭露。當然，這些僅是實例，且不希望具限制性。舉例來說，在以下描述中在第二特徵上方或上形成第一特徵可包含其中第一及第二特徵經形成為直接接觸的實施例，且還可包含其中額外特徵可經形成於第一與第二特徵之間使得第一與第二特徵可能並不直接接觸的實施例。另外，在各種實例中，本揭露可重複元件符號及/或字母。此重複是為了簡化及清楚的目的且其本身並不指示所論述的各個實施例及/或配置之間的關係。

此外，為了便於描述，本文中可使用空間相對術語，例如“在…下面”、“在…下方”、“下部”、“在…上方”、“上部”、“上”及類似物來描述如圖中所說明的一個元件或特徵與另一元件或特徵的關係。空間相對術語旨在涵蓋裝置在使用或操作中除圖中所描繪的定向之外的不同定向。設備可以其它方式定向(旋轉90度或呈其它定向)，且本文中所使用的空間相對描述詞同樣可相應地進行解譯。

如本文中所使用，術語例如“第一”、“第二”及“第三”描述各種元件、元件、區、層及/或區段，這些元件、元件、區、層及/或區段不應受這些術語限制。這些術語僅可用於區別一個元件、元件、區、層或區段與另一元件、元件、區、層或區段。術語例如“第一”、“第二”及“第三”在用於本文中時不暗示順序或次序，除非上下文明確指示。

對於傳統封裝，電源及信號的電性互連件會通過裸晶的前側(即，裸晶中接合到基板的側)，同時熱量則從晶片的背側移除。這適用於2D覆晶及2.5D處理器集成以及3D HBM DRAM堆疊。這種單側的功率及散熱拓撲不隨3D堆疊的裸晶的數量而變化，且因此無法隨著3D堆疊中裸晶數量的增加而擴展。

3D堆疊需要新穎的可擴展封裝解決方案來實現雙側冷卻及甚至雙側電互連。這些解決方案可擴展到涵蓋2.5D封裝解決方案及在封裝厚度方向上具有多個且數目不斷增加的層級的未來高功率裝置，例如用於像是HPC、資料中心、AI、5G/6G/RF及甚至功率半導體等的應用的處理器、快取記憶體、DRAM及加速器。

當今，氣體冷卻仍是資料中心的大部分的標準且許多增強的冷卻方法論(例如，校準向量冷卻、冷通道/熱通道封閉、電腦房空調等)正在實施以提高氣體冷卻的效率。然而，這些改進往往被不斷增加的處理器功率以及滿足消費者對更多資料的永無止境的需求所需的計算及存儲量所抵消。儘管氣體冷卻技術在最近有了顯著改進，但其受制於需要將水分引入密封環境中的大型資料中心處的巨大的能量成本，以及與風扇相關聯的頻繁機械故障的修復。為了應對不斷上升的資料流量，資料中心開始試驗並引入液體冷卻技術，例如直接晶片導向液體冷卻及液體浸沒式冷卻，這些技術已被證明能提供更高的冷卻效率及效能。與需要大量電力並將污染物及冷凝物與其一起帶入資料中心的氣體冷卻系統相比，液體冷卻系統可需要更少的能量及更低的運營成本、更清潔、更具可擴展性，且更少依賴於氣候及位置。

在一些實施例中，本揭露提供半導體封裝，其(1)實現從2.5D IC及3D IC結構(以及這裡出於演示目的使用2.5D及3D IC的其它SiP)的頂側及底側的雙側冷卻；及(2)在冷卻板、結構部件及中介層中含有流體微通道。在一些其它實施例中，本揭露進一步提供半導體封裝，其使得能夠相對於特別是具有處理器的有源裸晶增強用於前側電源供給網路(Front Side Power Delivery Network，FSPDN)結構或背側電源供給網路(Back Side Power Delivery Network，BSPDN)結構的冷卻。在一些其它實施例中，本揭露進一步提供實現跨接晶片信號及電力分配的半導體封裝，即，電力及信號現在可從底部裸晶或支撐底部裸晶的中介層不僅供應到正上方的裸晶，且還可以直接供應到裸晶堆疊中的所有其它裸晶，以及不僅能夠從3D IC堆疊的前側而且能夠從背側進行信號及電力分配的半導體封裝。在一些其它實施例中，本揭露進一步提供半導體封裝，其能夠將電力及信號遞送到具有BSPDN結構的有源裸晶(例如，處理器)的前側(即，全域互連側，參見圖6或圖7)。

如先前所描述，對於涉及高端處理器及記憶體的2.5D或3D IC熱管理，隨著處理器功率飆升，傳統氣體冷卻正在被液體冷卻取代。圖4僅出於演示目的展示使用三裸晶3D IC堆疊的IC的六個液體冷卻結構。結構(A)是具有液體冷卻器11 (例如，冷卻板)的當前最先進結構，液體冷卻器11通過與液體冷卻劑100直接接觸進行冷卻並安置在散熱器13 (例如，蓋子)上。液體冷卻器11可為插接式冷卻器，其需要第一熱介面材料(Thermal Interface Material，TIM)151用於裸晶183、182及181與散熱器13之間的熱耦合，且需要第二TIM 152用於散熱器13與液體冷卻器11之間的熱耦合。結構(B)允許液體冷卻器11及液體冷卻劑100靠近裸晶183、182、181 (或下文中的裸晶堆疊)，其中僅利用一個TIM 151提供在裸晶183、182及181與液體冷卻器11之間的熱耦合。結構(C)類似於結構(B)，區別僅在於額外地實施高熱導率(HTC)元件180，例如，由鑽石、石墨烯、氮化硼、砷化硼、立方砷化硼、氮化鋁、碳化矽或其組合組成的HTC TIM及/或HTC熱擴散層以使用雙晶圓及/或三晶圓形式在裸晶堆疊中。結構(D)類似於結構(B)，區別僅在於額外地實施中介層142，在經配置以支撐裸晶堆疊的中介層142中含有內置流體微通道。其它結構可包含層壓基板、PCB及/或沒有內置流體微通道的其它合適載體141。結構(E)允許液體冷卻劑100直接通過頂部裸晶183的背側而不需要通過載體 151來熱對接裸晶183、182、181及液體冷卻器11，且其中將流體微通道內置於底部兩個裸晶181及182中，且頂部裸晶183用作冷卻板。結構(F)允許液體冷卻劑100在嵌入所有裸晶183、182及181中的流體微通道內流動。關於結構(E)及結構(F)的最大挑戰是其需要熱管理結構/硬體與高端、昂貴且通常較薄的處理器及3D IC堆疊共同優化且共同處理。較薄處理器意味著在內部可創建的腔體較小且液體冷卻效率較低。

如圖5中所展示(實驗資料引用自布朗斯奇威勒(Brunschwiler)等人的2016年3月的ASME《電子封裝期刊》(Journal of Electronic Packaging)，第138卷)，三裸晶堆疊中的每一裸晶(假設頂部裸晶183是微處理器，中間裸晶182是記憶體快取記憶體，且底部裸晶181是加速度器)從流體進口處的溫度(T _fin)到最大交界溫度(T _jmax)的計算熱梯度指示冷卻性能按以下順序改進：從結構(A)到(B)到(C)到(D)及(E)，且接著到(F)，其中ΔT _critical表示50℃的冷卻熱預算。結構(D)的性能接近結構(E)的性能，其中結構(E)涉及複雜IC製造挑戰(例如，成本、品質、可靠性、上市時間等)。對於結構(D)，頂部裸晶183的溫度剛好滿足ΔT _critical為50℃要求。如圖5右側所說明，結構(C)及結構(D)的組合在不需要有源IC中創建流體微通道的情況下，即可預期超過結構(E)的性能且通過使用適當熱擴散結構、冷卻劑及相關流動模式還可接近結構(E)或結構(F)的性能。

在圖6到圖17中演示利用結構(C)與結構(D)的組合的實施例，其展示具有背側電源供給網路(BSPDN) (例如，圖6到圖11)或具有前側電源供給網路(FSPDN) (例如，圖12到圖17)的直接晶片液體冷卻半導體封裝結構。儘管不是本文中的重點，但不具有含有流體微通道的中介層的類似結構也可在液體浸沒式冷卻中找到用途。

參考圖6，半導體封裝10包含裸晶101，例如本文中所提及的處理器裸晶101，其具有前側101F及與前側101F相對的背側101B。如圖6中所展示，處理器裸晶101的背側101B面向下且連接到與處理器裸晶101有電性連接及熱耦合的支撐件103。處理器裸晶101製造為具有背側電源供給網路(BSPDN)，其中處理器裸晶101的背側101B定位成接近支撐件103，而處理器裸晶101的前側101F與背側101B相比進一步遠離支撐件103。實現未來晶片3 nm以下的微縮及從finFET到納米片電晶體的遷移的關鍵技術中的一者是BSPDN，其允許設計者將電源供給網路與IC前側上的信號網路去耦合，所述IC前側是接近FEOL (前段工藝) 5012及兩個BEOL (後段工藝)層(即，本地互連件5013及中間互連件5014)的側，如圖21C中進一步放大及說明。對於未來先進IC，BSPDN的優勢包含增強信號完整性、減少IR衰退(IR drop)、改進電力遞送性能、減少BEOL繞線擁塞以及進一步標準單元縮放。理想BSPDN必須在任何活動期間將恆定、穩定供應電壓遞送到IC上的有源電路。這裡的關鍵參數是從IC的電力供應引腳到IC中的電晶體的所有互連路徑中的電源供給網路的DC電阻。處理器裸晶101中的BSPDN的詳細製造操作及相關結構及其與支撐件103的連接可參考本揭露的圖21A到21C。

半導體封裝10進一步包含基板105，基板105支撐具有BSPDN的處理器裸晶101與支撐件103的組合(或本文中所提及的“HTC-矽組合”)或具有FSPDN的處理器裸晶101。基板105包含呈例如流體通孔或流體微通道形式的腔體107，其允許液體冷卻劑在半導體封裝10的操作期間行進通過以帶走熱量。基板105可由矽或適合微細加工的其它合適材料製成。在一些實施例中，基板105可為含有流體微通道的中介層基板，其能夠在BSPDN的情況下從處理器裸晶101的背側101B進行散熱或在FSPDN的情況下從處理器裸晶101的前側(即，FEOL側)進行散熱。基板105或中介層基板可具有雙殼體構造(或對於較大腔體為多殼體構造)，其中兩個中介層殼體單獨構造並接合在一起以增加(例如，加倍)腔體107及在其中創建的流體微通道的高度及空間以提高冷卻效率。在一些實施例中，基板105的雙殼體構造包含兩個不同部分，例如界定腔體107的第一部分107A的上部分1051及界定腔體107的第二部分107B的下部分1052。上部分1051與下部分1052可組合以形成允許液體冷卻劑在其中迴圈的密封流體微通道。在一些實施例中，可運用在圖6'中放大並展示的接合結構109接合上部分1051與下部分1052。在一些實施例中，可在基板105的上部分1051與下部分1052的介面處觀察到接合邊界1054。在一些實施例中，接合結構109可包含定位於上部分1051的表面109A上的密封結構1091及定位於基板105的下部分1052的表面109B上的匹配密封結構1092。基板105可進一步包含面對處理器裸晶101的互連或RDL層1101及背離處理器裸晶101的互連層1102，以及將第一互連層1101與第二互連層1102的電、光學或熱耦合的通孔1105。所有通孔1105均被嵌入在基板105材料(例如，矽或其它合適材料)中並受其保護。

通過使用如在基於微凸塊的覆晶組合件中保證鈍化的非導電膏/膜，可通過多重密封結構實現具有兩個中介層殼體的雙殼體構造的接合，其中每一對密封結構由模仿覆晶接合結構的底部部分及匹配頂部部分組成(例如，頂部密封環及匹配底部密封環上的焊料具有適當表面冶金以促進軟焊料的潤濕)。特定來說，密封結構1091及1092可為具有環形或具有任何其它合適閉合幾何形狀的一對接觸墊，其經配置以接納例如焊料的接合材料。密封結構1091可在幾何上與密封結構1092的形狀匹配。圖6A展示密封結構1091及1092 (例如，密封結構可為多個密封環)以及通孔1105的橫截面視圖。接合材料1093可定位在密封結構1091及1092之間，且定位在基板105的上部分1051及下部分1052的兩個配接通孔1105之間以便接合基板105的上部分1051與下部分1052且界定腔體107。任選地，如圖6A的(A)中所展示，額外隔離結構120可置於通孔1105與接合材料1093之間。在隔離結構120在接合材料1093與通孔1105之間形成可為電(或光)傳導的障礙物的情況下，接合材料1093可與通孔1105隔離以防止電短路。在一些實施例中，如圖6A的(A)中所展示，多個密封結構1091及1092可被從最內密封結構一直延伸到通孔1105的邊緣的單個大型密封結構取代以實現對液體冷卻劑的密封。類似於先前在圖6A的(A)中所描述的隔離結構120，通過使用如在基於微凸塊的覆晶組合件中所保證的非導電膏/膜121，接合材料1093可與通孔1105隔離以防止電短路。基板105的上部分1051與下部分1052的覆晶接合也可與作為保障的焊錫擋牆來結合完成。此外，接近通孔1105的配接表面可含有突出及凹入式配接表面及連接件以進一步將通孔與液體冷卻劑隔離。此外，當使用銅作為導電通孔材料並使用例如二氧化矽作為合適介電材料時，也可通過銅混合鍵合來實現密封結構1091及1092的接合。

往回參考圖6，半導體封裝10進一步包含在處理器裸晶101上方的冷卻板1503及結構部件1505。冷卻板1503可包含腔體1072且結構部件1505可包含腔體1073，兩者經配置以連接到基板105中的腔體107，借此允許液體冷卻劑流動通過腔體107、1072及1073。儘管圖6中所說明的腔體1072具有垂直橫穿冷卻板1503的垂直部分，但腔體1072的形狀及形式可根據需要變化，舉例來說，冷卻板1503中的腔體1072可包含在冷卻板1503的塊體中的流體微通道。在一些實施例中，冷卻板1503可為歧管集成冷卻板、平面散熱片、鰭式散熱器、蒸氣室或其組合，其中冷卻板流體耦合到集成在冷卻板或遠離半導體封裝的熱交換器，以及結構部件1505。

在圖6中，半導體封裝10進一步包含多個裸晶102，或本文中所提及的多個記憶體裸晶102 (例如，含有控制IC的HBM DRAM裸晶堆疊)，其與支撐件103上的處理器裸晶101並排安裝在基板105上方。記憶體裸晶102或HBM DRAM裸晶堆疊可通過微凸塊或銅混合鍵合互連。當使用微凸塊時，可使用非導電膏/膜來填充兩個覆晶接合元件之間的間隙。而且，為了達到更精細的節距，微凸塊，特別是兩個IC之間的微凸塊，可被銅混合鍵取代。本文中所公開的2.5D IC (及下文3D IC)結構可在晶片的背側暴露的情況下進行模封，以通過TIM接合到冷卻板並加強2.5D IC (及下文3D IC)結構的結構完整性。可將控制裸晶102’安置在記憶體裸晶102與基板105之間。在一些實施例中，可將熱擴散層或熱隔離層安置在處理器裸晶101的互連件中(在前側及背側上)、在支撐件103的互連件中(兩側)、在記憶體裸晶102中的每一者的互連件中(在前側及背側上)以促進熱隔離或熱擴散。熱擴散層及熱隔離層的詳細結構及製造操作可參考本揭露的圖22。如圖6中所展示，冷卻板1053通過熱介面材料(TIM)與記憶體裸晶102的頂部裸晶以及處理器裸晶101直接熱接觸。一或多個結構部件1505與支撐件103上的處理器裸晶101及記憶體裸晶102並排安置。結構部件1505中的任一者可具有加工成與腔體107及腔體1072連接的腔體1073，從而允許液體冷卻劑在腔體107、1072及1073之間可交換地流動。冷卻板1053及結構部件1505可由銅、矽或其它HTC材料(例如鑽石)製成。在矽的情況下，可使用MEMS、晶片BEOL及先進封裝工藝及材料來加工及創建冷卻板1053及結構部件1505。在一些實施例中，由於冷卻板1503及結構部件1505可在後續操作中分開製造及組裝，因此可在冷卻板1503與一或多個結構部件1505的邊界處觀察到接合處1504。可使用接合或焊接來形成此接合處。

如圖6中所展示，熱中間層130與冷卻板1503、記憶體裸晶102的頂部裸晶以及處理器裸晶101直接物理接觸。在一些實施例中，熱中間層130包含熱介面材料(TIM)、鑽石、石墨烯、氮化硼、砷化硼、立方砷化硼、氮化鋁、碳化矽、銅基材料或其組合。將裸晶的背側連接到冷卻板1503 (冷卻板1503又連接到歧管1503’)的熱中間層130可接近半導體封裝10或與半導體封裝10相距一定距離。熱中間層130允許從半導體封裝10中的處理器裸晶101的前側101F進行散熱。

在圖6中，安置在處理器裸晶101與基板105中間的支撐件103或本文中所提及的高熱導率(HTC)結構將前述兩者熱耦合。支撐件可在兩側上含有通孔1105及一個或多個重佈層(RDL)。在一些實施例中，支撐件103的熱導率大於處理器裸晶101的熱導率。具有大於用於相同半導體封裝中的裸晶構造的半導體材料的熱導率的材料在本文中被稱為高熱導率(HTC)材料。在一些實施例中，本文中所描述的HTC材料可包含鑽石、石墨烯、氮化硼、砷化硼、立方砷化硼、氮化鋁、碳化矽或其組合，且基板由矽、鑽石、石墨烯、氮化硼、砷化硼、立方砷化硼、氮化鋁、碳化矽或其組合組成。支撐件103可包含通孔1105 (圖6)以提供除散熱之外的功能。舉例來說，通孔1105可為鑽石通孔(Through Diamond Via，TDV)、矽-鑽石通孔(Through Silicon/Diamond Via，TSDV)其可用於傳輸電、光信號及/或作為促進熱傳導的熱通孔。HTC中介層(例如，鑽石中介層)的詳細結構及製造操作可參考本揭露的圖18及19。

在圖6中，支撐件103允許從處理器裸晶101的背側101B進行散熱。支撐件103將處理器裸晶101的背側101B連接到具有流體微通道的基板105，所述流體微通道允許注入到所述流體微通道的液體冷卻劑有效地帶走由處理器裸晶101產生的熱量。在將冷卻板1503安置於處理器裸晶101的前側101F上方且將基板105安置於背側101B處的情況下，由處理器裸晶101，舉例來說一或多個高功率的高端處理器(例如NVidia H100的GPU高達700 W/晶片，而CPU則高達400 W/晶片)，產生的熱量可在雙向上(即，分別從處理器裸晶101的前側101F及背側101B朝向冷卻板1503及基板105)消散。

如圖6到11中所展示，支撐件103及處理器裸晶101形成組合結構，因此處理器裸晶101的橫截面寬度與支撐件103的橫截面寬度基本上相同。關於在處理器裸晶101中創建BSPDN及其到支撐件103的連接的詳細結構及製造操作可參考本揭露的圖21A到21C。

參考圖7，圖7展示類似於半導體封裝10的半導體封裝20，不同之處在於半導體封裝20是具有直接安裝在處理器裸晶101上的記憶體裸晶102 (例如，HBM裸晶)的3D IC結構，處理器裸晶101又安裝在基板105上，且一或多個支撐件1601 (例如，具有兩側上的RDL及TDV的鑽石中介層)安置在處理器裸晶101與記憶體裸晶下面的控制IC 102’之間，及安置在記憶體裸晶102之間。如本文中所提供，記憶體裸晶102也可用來稱乎包含一或多個控制IC。圖7及圖6中所展示的相同編號指代與先前在圖6的半導體封裝10中所提供的元件基本上相同或等效的元件，此處為了簡潔起見不再重複。在圖7中，將支撐件1601或本文中所提及的HTC結構安置在處理器裸晶101的前側101F與控制裸晶102’之間。如先前所論述，支撐件1601可由類似於封裝結構10中的支撐件103的材料的材料組成且用類似於封裝結構10中的支撐件103的通孔的通孔1602進行構建。在圖7中，支撐件1601包含兩側處的互連件，例如在背離處理器裸晶101的側上的重佈層(RDL) 1401及在面對處理器裸晶101的相對側上的RDL 1402。支撐件1601中的通孔1602電性連接RDL 1401及RDL 1402。如先前在半導體封裝10中所描述，熱擴散層及/或熱隔離層可進一步安置在支撐件1601的互連件(即，RDL 1401及1402)中以促進熱隔離或熱擴散。

如圖7中所展示，可將更多支撐件1601安置在控制IC 102’與記憶體裸晶102中的一者之間及安置在記憶體裸晶102之間。如本文中所提供，記憶體裸晶102還可被稱為包含一或多個控制IC。舉例來說，可將支撐件1601安置在控制裸晶102’與記憶體裸晶102的底部裸晶之間。還可將支撐件1601安置在兩個鄰近記憶體裸晶102之間。在一些實施例中，由於支撐件1601及記憶體裸晶102或處理器裸晶101中的任一者可以分別製造，因此支撐件1601的橫截面寬度及裸晶101及/或102的橫截面寬度可為類似或不同的，例如，前者可大於後者。另外，可使用TIM、TIM與直接接合的組合或TIM與膠層的組合將可含有熱通孔但不含有電通孔的HTC板1603安置在記憶體裸晶102的頂部裸晶與冷卻板1503的底部之間以便形成直接熱接觸。在將冷卻板1503安置於處理器裸晶101的前側101F上方且將基板105安置於其背側101B的情況下，由處理器裸晶101，舉例來說一或多個高功率的高端處理器(例如NVidia H100的GPU高達700 W/晶片，而CPU則高達400 W/晶片)，產生的熱量可在雙向上(即，分別從安裝在支撐件103上的處理器裸晶101的前側101F及背側101B朝向冷卻板1503及基板105)消散。此外，HTC支撐件1601還能夠使得熱量通過它們向上以增強散熱。

參考圖8，圖8展示類似於半導體封裝20的半導體封裝30，不同之處在於半導體封裝30包含呈特定佈置的低熱導率(LTC)間隔互連件1601’ (例如，矽基中介層/間隔件)，其在處理器裸晶101的前側101F上方形成氣隙1502，其中LTC間隔互連件1601’取代在控制IC與處理器中間由HTC材料製成的支撐件1601，如半導體封裝20中所展示。圖8及圖7中所展示的相同編號指代與先前在圖7的半導體封裝20中所提供的元件基本上相同或等效的元件，且這裡為了簡潔起見不再重複。在圖8中，間隔互連件1601’的橫截面寬度小於處理器裸晶101及控制裸晶102’的橫截面寬度，且間隔互連件1601’在控制裸晶102’與處理器裸晶101的在其前側101F上方的熱源之間形成氣隙1502。由於由處理器裸晶101產生的熱量在某種程度上憑藉氣隙1502及LTC間隔互連件1601’與控制裸晶102’隔離，因此可減少控制裸晶102’的熱預算，同時來自處理器裸晶101的熱量可向下通過熱耦合到含有流體微通道107、結構部件1505、冷卻板1503及歧管的基板105的處理器裸晶101下面的支撐件103消散。替代地，LTC間隔互連件1601’可由HTC材料組成。

參考圖9，圖9展示類似於半導體封裝30的半導體封裝40，不同之處在於使用HTC間隔互連件(或本文中稱為第二結構部件1505)來代替圖8中的LTC間隔互連件1601’，HTC間隔互連件或第二結構部件1505不形成氣隙，且如先前在圖7及8中所描述，控制IC 102’在垂直方向上置於兩個支撐件1601 (例如，鑽石中介層)之間。HTC間隔互連件或第二結構部件1505也與記憶體裸晶102並排放置而覆蓋了控制IC。雖然在圖9中未示出，然而在有些實施例中，HTC間隔件或第二結構部件1505可與處理器裸晶101並排放置。圖9、圖8及圖7中所展示的相同編號指代與先前在圖8的半導體封裝30中所提供的元件基本上相同或等效的元件，且這裡為了簡潔起見不再重複。如先前所提及，包含腔體1073且允許液體冷卻劑通過的第一結構部件1505與控制裸晶102’及控制裸晶102’頂上的記憶體裸晶102並排佈置。支撐件1601及間隔互連件1505使得跨接晶片及多側電源及信號能夠從處理器裸晶101直接到控制裸晶102’及控制裸晶102’上方的裸晶102中的任一者，而與傳統單側電源及信號的傳輸方式不同。(HTC)支撐件1601及HTC間隔互連件或第二結構部件1505還使得散熱能夠在向上及向下的雙向上進行，且在上行方向通過(HTC)支撐件1601及HTC間隔互連件或第二結構部件1505得到增強。

參考圖10，圖10展示類似於半導體封裝20的半導體封裝50，不同之處在於半導體封裝50通過支撐件103及基板105將電源及信號提供給處理器裸晶101的背側101B，而且通過使用互連到基板105或電子元件(例如，基板105下方的層壓基板700)的撓性電路互連件(撓性元件) 1801提供給安置在安裝於處理器裸晶上的HBM DRAM裸晶的頂部上的控制裸晶102’的前側。圖10及圖7中所展示的相同編號指代與先前在圖7的半導體封裝20中所提供的元件基本上相同或等效的元件，且這裡為了簡潔起見不再重複。撓性元件1801將基板105或基板105下面的元件(例如，層壓基板700)連接到接近冷卻板1503的電路層1403。在圖10中，通過電路層1403將電力傳送到控制裸晶102’的前側，電路層1403可為低熱膨脹係數(CTE) HTC材料，例如鑽石或包層金屬(例如，銅-因瓦合金-銅)中介層。在一些實施例中，電路層1403的CTE可與控制裸晶102’ (例如，矽)的CTE匹配以增強散熱及可靠性。在一些其它實施例中，如由半導體封裝50所提供，控制裸晶102’安置在記憶體裸晶102的頂部上，而不是如先前在其它半導體封裝中所展示那樣安置在記憶體裸晶102的底部處。撓性電路互連件1801可由類似於驅動器IC封裝中使用的聚醯亞胺及Cu互連件組成。半導體封裝50允許雙側電力及信號傳輸，並且通過使用(HTC)支撐件1601增強向上散熱也可達到雙側散熱。

基於聚醯亞胺電介質且具有多層(比如，2個)金屬(銅Cu)的撓性元件1801可為用於高速應用的良好互連解決方案。撓性元件不僅可用於使一個側面上的金屬墊互連，也可用於使多個側面上的金屬墊互連，這是因為撓性元件是可機械成形的且可彎曲的。撓性元件可提供高密度互連(其中間距低至20 μm，甚至低至10 μm)、直流電源分配、集成I/O (輸入及輸出)、電源分配、去耦合及電磁相容性。所有上述良好屬性，再加上撓性元件可在接合之前被測試為已知良好元件，使撓性元件(特別是無黏合劑撓性元件)成為3D互連的理想候選。以用於液晶顯示器應用的膜上晶片(Chip-on-Film，COF)接合為例，使用熱壓接合(Thermo-Compression Bonding，TCB)將具有Cu引線(其可預鍍錫Sn)的無黏合劑撓性元件接合到例如用於移動設備的應用的玻璃或基板上的金凸塊、Sn凸塊或錫/銅(Sn/Cu)凸塊。在接合後可塗覆無溶劑環氧基板填充膠以避免可能與溶劑基板填充膠烘烤不當所產生的氣泡。替代地，可以類似於細間距覆晶微凸塊組合件的方式，在接合到玻璃之前塗覆非導電黏合劑(non-conductive adhesive，NCA)或非導電膏(non-conductive paste，NCP)，接著進行TCB。可在撓性接合之前對電路系統執行預烘烤以確保將不會發生分層。駐留在不同側面上的接合撓性元件上的金屬墊可使用例如具有含鈀(Pd)鈍化層的引線/墊的撓性元件來互連，以便在例如140℃的低溫下進行撓性元件到撓性元件接合。

像是銅-因瓦合金-銅及銅-Mo-銅這樣的包層金屬具有作為電路層1403的獨特性質。因瓦合金是具有36%鎳含量的Fe-Ni合金，其展現已知金屬及合金的最低熱膨脹係數(CTE)，在以20℃與100℃之間為例來說為1.2 ppm/℃，且其CTE從最低溫度直到近似230℃均保持得相當低。通過調整銅、核心金屬(因瓦合金或Mo)及銅的厚度，我們可使包層金屬的CTE接近矽的CTE (約3 ppm/℃)或在矽與PCB(約12 ppm/℃)的CTE之間。因瓦合金的厚度在0.5密耳與5密耳之間，且至少一側具有在1 μm與50 μm之間的厚度的電沉積銅層，在0℉與200℉之間的溫度下具有2.8到6 ppm/℃的CTE。另外，我們可調整包層金屬層的厚度以實現HTC，比如2到3 W/cm•K (相對於銅的4 W/cm•K)，其遠高於矽的HTC (1.5 W/cm•K)。

參考圖11，圖11展示類似於半導體封裝20的半導體封裝60，不同之處在於半導體封裝60中的第二裸晶102及第三裸晶102由HTC元件製成，例如從HTC-矽複合晶圓切割的複合層。圖11及圖7中所展示的相同編號指代與先前在圖7的半導體封裝20中所提供的元件基本上相同或等效的元件，且這裡為了簡潔起見不再重複。半導體封裝中的複合層可從HTC-矽複合晶圓中切割出來，而HTC-矽複合晶圓可由例如矽-鑽石雙晶圓或矽-鑽石-矽三晶圓製成。使用HTC-矽複合晶圓來形成IC及中介層的詳細結構及製造操作可參考本揭露的圖19及20。

圖12到16中所展示的半導體封裝10'、20'、30'、40'及50'分別是圖6到10中基於BSPDN的半導體封裝10、20、30、40及50的FSPDN對應物。在圖12到16中，處理器裸晶101含有形成在BEOL/FEOL層中的處理器裸晶101的前側(即，FEOL/BEOL側) 101F上的FSPDN。圖6、圖7、圖8、圖9、圖10及圖12、圖13、圖14、圖15、圖16中所展示的相同編號指代基本上相同或等效的組件且這裡為了簡潔起見不再重複。具有FSPDN的處理器裸晶101經封裝，其中其前側101F面對基板105且背側101B面對冷卻板1503 (參見圖12中的2.5D IC結構)或控制裸晶102' (參見圖13、圖14、圖15、圖16中的3D IC結構)及記憶體裸晶102 (例如，在HBM記憶體裸晶堆疊中)。

參考圖17，圖17展示類似於圖11中的半導體封裝60的半導體封裝70，不同之處在於在半導體封裝70中，具有FSPDN的處理器裸晶101可使用圖19及圖20中所描述的工藝由HTC-矽複合晶圓製成，而不是如先前在BSPDN方案下所描述的處理器-HTC組合。圖11及圖17中所展示的相同編號指代與先前在圖11的半導體封裝60中所提供的元件基本上相同或等效的元件，且這裡為了簡潔起見不再重複。關於使用HTC-矽複合晶圓(例如，矽-鑽石雙晶圓或矽-鑽石-矽三晶圓)來形成IC及中介層的詳細結構及製造操作可參考本揭露的圖19及圖20。矽-鑽石通孔(TSDV) 601可例如在形成處理器裸晶101的HTC-矽複合晶片中觀察到。

儘管在含有具有FSPDN的處理器裸晶101的半導體封裝10'、20'、30'、40'及50' (圖12到16中所展示)中未說明，但類似於本文中所描述的支撐件103的額外支撐件可任選地插入在處理器裸晶101的前側101F與基板105之間。在一些實施例中，處理器裸晶101的橫截面寬度可基本上相同於或小於任選地插入處理器裸晶101的前側101F之間的支撐件的橫截面寬度。為了更好地提高本文中所描述的半導體封裝的散熱效率，處理器裸晶101及控制裸晶以及記憶體裸晶102中的一或多者可額外地具有內置流體微通道，其需要與高端IC製造工藝共同優化及共同處理此類熱管理特徵/結構。

圖18提供可由鑽石晶圓創建的先進中介層或IC。為了從全尺寸重組鑽石晶圓創建鑽石中介層，我們可從鑽石基板800 (例如，約100 μm厚且接近2.5D矽中介層的厚度)開始並利用氧氣作為蝕刻氣體(連同其它較重氣體，例如CF₄)和遮罩(例如二氧化鋁/矽、鋁/矽/鋁或不銹鋼)使其經受深度反應離子刻蝕(Deep Reactive Ion Etching，DRIE，或所謂的博世(Bosch)工藝)，以在高蝕刻速率下創建高寬深比(high aspect ratio)的鑽石通孔(TDV)孔(未展示)。在一些實施例中，在DRIE操作之後，每個中介層中可創建直徑為20 μm、寬深比為5的數以千計的TDV孔。其它可考慮的遮罩選擇包含鋁、鈦、金、鉻、二氧化矽、氧化鋁、光致抗蝕劑及/或旋塗玻璃。在具有高選擇性的DRIE中，蝕刻遮罩材料需要比鑽石蝕刻得慢。超短脈衝(例如，飛秒脈衝)雷射微加工也可根據需要搭配蝕刻及清潔使用，或結合DRIE工藝使用以創建TDV孔以改進蝕刻性能。DRIE與磊晶沉積的組合可在矽中創建超高寬深比(高達500)孔。它也可被仿效以創建超高寬深比TDV。在TDV孔打開之後，我們可通過濺射來任選地實施例如二氧化矽的電介質的等離子體增強化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition，PECVD)及阻障/種子鈦/銅(Ti/Cu)或氮化鉭/Cu (TaN/Cu)的物理氣相沉積(physical vapor deposition，PVD)，並接著進行鍍銅(Cu)以填充TDV孔。隨後，可利用化學機械拋光(CMP)來移除覆蓋層Cu並完成TDV 801的構建。重佈層(RDL) 803 (舉例來說，具有適當表面處理的微米級細線RDL)可形成在鑽石基板800的前側800F上。因為圖18中所說明的中介層非常薄，所以在鑽石基板800的相對側上形成另一RDL 805，可 (例如，通常是在扇出處理中常用的玻璃基板)通過使用釋放層809將載體807接合到中介層的RDL 803，其中該釋放層809可以承受在形成典型以聚醯亞胺為基板的RDL期間所產生的高溫，接著根據需要使用犧牲二氧化矽層進行涉及CMP及DRIE的減薄操作，使得鑽石基板800的背側800B處的TDV 801能夠暴露出來。在形成RDL 805之後，所得結構可安裝在晶圓安裝膠帶/框架上以做好切割所述結構的準備，且可通過舉例來說在釋放層809處照射雷射(或包含熱機械剪切的其它手段)來移除載體807，接著根據需要來進行切割操作，包含機械切割、雷射切割、等離子體蝕刻、濕式蝕刻或其組合，以切割出獨立的鑽石基板800，從而獲得所需尺寸的鑽石中介層及間隔件，以便在形成本文中所描述的封裝結構時使用。

所屬領域的一般技術人員應瞭解，除了中介層之外，圖18中所描述的作法也適用於製造基於鑽石或基於其它HTC材料的積體電路。

圖19到20提供可由基於鑽石的複合晶圓(例如，矽上鑽石、雙晶圓及三晶圓)創建的先進IC。在圖19中，首先提供全尺寸重組矽-鑽石雙晶圓600 (例如，12'')，接著使用氟化氣體(例如CF₄、SF₆或二氟化氙(即，所謂的博世蝕刻工藝)作為蝕刻氣體而DRIE到雙晶圓600的矽部分(即，裝置層)中以創建矽通孔(TSV)(未展示)，且此過程可於複合晶圓的IC的FEOL及BEOL製程結合實行。隨後，可使用圖18中所描述的工藝來打開TSV孔正下面的鑽石孔，以在TSV孔下面的雙晶圓600的鑽石部分中創建鑽石通孔(TDV)孔，借此形成矽-鑽石通孔(TSDV)孔(未展示)。隨後，我們可遵循圖18中所描述的鑽石中介層工藝，從用於鈍化及阻障/種子層沉積的PECVD及PVD (例如，濺射)步驟、用以填充TSDV孔的鍍銅(Cu)及用以移除覆蓋層Cu的CMP以完成TSDV 601的構建。接著，RDL 603可形成在連接到TSDV 601的雙晶圓600的前側600F (例如，矽部分的表面)上。因為圖19中的雙晶圓IC可非常薄，所以在雙晶圓600的相對側處形成另一RDL 605之前，可通過釋放層609將載體607(例如，通常是在扇出處理中常用的玻璃基板)接合到雙晶圓IC的RDL 603，其中該釋放層609是可以承受在形成典型的聚醯亞胺基RDL期間所產生的高溫，接著根據需要使用或不使用氧化物犧牲層進行涉及CMP及DRIE的減薄操作，從而將雙晶圓600的背側600B處的TSDV 601暴露出來。在形成具有適當表面處理及接合墊(例如，微凸塊)的RDL 605且將所得結構安裝到晶片安裝膠帶/框架之後，可通過在釋放層609處照射雷射或包含熱機械剪切、濕式清潔或其組合的其它手段來移除載體607，且可根據需要通過包含機械切割、雷射切割、等離子體蝕刻、濕式蝕刻或其組合的切割操作對所得結構進行切割或獨立化，以切割雙晶圓600，從而獲得將在本文中所描述的封裝結構中使用的所需尺寸的矽-鑽石IC (或中介層及間隔件)。

圖19中關於雙晶圓IC製造的類似操作可應用於如圖20中所說明的三晶圓方案，其更適合於形成舉例來說含有基於矽的薄裝置層、放置在裝置層附近用於從晶片熱點散熱的薄鑽石層以及用以促進薄膜晶圓級處理的更厚的矽載體層的薄處理器或記憶體裸晶。首先提供全尺寸矽-鑽石-矽三晶圓700 (例如，12'')，接著使用氟化氣體(例如CF₄、SF₆或二氟化氙(即，所謂的博世蝕刻工藝)作為蝕刻氣體而DRIE到三晶圓700的矽部分中的一者(即，裝置層)中以創建矽通孔(TSV)(未展示)，且此過程可結合複合晶片的IC的FEOL及BEOL製程來實行。隨後，可通過使用圖18中所描述的工藝來部分地或全部地打開TSV孔下面的鑽石，以在TSV孔所在的三晶圓700的鑽石部分中根據需要在對準標記的輔助下創建鑽石通孔(TDV)孔，且借此形成矽-鑽石通孔(TSDV)孔(未展示)。在此之後，我們接著依圖18中所描述的鑽石中介層工藝，可從用於鈍化及阻障/種子沉積的PECVD及PVD (例如，濺射)步驟、用以形成TSDV的鍍銅(Cu)、根據需要用以移除覆蓋層Cu的CMP以及DRIE，以完成TSDV 701的構建。RDL 703隨後可形成在三晶圓700的前側700F上。當圖20中的三晶圓IC非常薄時，在三晶圓700的相對側上形成另一RDL 705之前，可通過釋放層709將載體707(例如，通常是在扇出處理中常用的玻璃基板)接合到三晶圓IC的RDL 703，釋放層709可承受在形成典型的聚醯亞胺基RDL期間產生的高溫，並在涉及CMP及DRIE的平坦化工藝期間，以使用或不使用例如二氧化矽的犧牲層的方式移除三晶圓700的矽載體部分以滿足暴露TSDV的需求。在暴露的鑽石部分及TSDV 701上方形成RDL 705之後，可在晶片安裝之後通過在釋放層709處照射雷射或其它合適手段來移除載體707，接著進行切割或獨立化操作以使IC獨立出來，從而獲得在本文中所描述的封裝結構中使用的所需尺寸的矽-鑽石IC。

圖21A到21C展示一種工藝流程，其用以創建利用例如鑽石中介層或基於不具有第二矽基板的其它高TC材料的中介層的HTC支撐件來增強的BSPDN結構，使得HTC-處理器組合的第二矽基板側可在使用或不使用RDL的情況下被安裝並與HBM DRAM堆疊互連。在圖21A中，第一半導體基板501通過一對接合層503，例如介電接合層，接合到第二半導體基板502。任選地，第一半導體基板501及第二半導體基板502中的每一者包含在主動區與塊體區之間的相應緩衝停止層501B、502B。在第一半導體基板501中，在創建處理器IC的前段工藝(FEOL)結構5012之前可形成埋入式電源軌5011，且該半導體稍後將與本地互連件5013、中間互連件5014及任選地RDL (圖21A中未展示)或接合層堆疊在一起。本地互連件5013、中間互連件5014及RDL可為具有可區分線寬及線距的處理器IC的後段工藝(BEOL)結構的一部分。由於用於製造處理器IC的第一半導體基板501隨後將通過合適晶片研磨/減薄操作、化學機械拋光(CMP)操作、乾式及/或濕式蝕刻操作或其組合而減薄到小於5 μm—同時保持有源矽區及電源軌完好無損，因此第二半導體基板502通常可通過接合層503附接到中間互連件5014以實現結構完整性，如圖21A中所展示。

隨後，如圖21B中所展示，背側鈍化層504可通過例如熱氧化或PECVD來沉積，並形成氧化矽層。接著，納米TSV 5051形成在處理器IC的背側處以與埋入式電源軌5011建立電連接。熱通孔1012可形成在處理器IC的背側接近熱源(舉例來說，接近FEOL結構5012、納米TSV 5051及/或埋入式電源軌5011)的各種位置處。接著，在納米TSV 5051上方可形成全域互連件8011 (及任選地RDL 803A)，使熱通孔1012連接到處理器IC的背側上的全域互連件(及RDL 803A)，該全域互連件8011可經設計以通過具有BSPDN的處理器IC的背側向處理器IC提供電力及信號。全域互連件8011是包含路由到處理器IC的FEOL 5012結構的電源跡線及信號跡線的通用術語。

在圖21C中，接著，預製的第一支撐件103(使用例如圖18中所展示的工藝)，例如為鑽石中介層或任何其它合適的基於HTC的元件，可通過RDL 803A或先前形成在其上的全域互連件以基於如氧化物間鍵合的銅混合鍵合接合到處理器IC，該第一支撐件具有位於面向處理器IC的背側的第一側上的RDL 803B及位於與第一側相對的第二側上的RDL 803C。在此將第一支撐件103連接到處理器IC的接合層可為混合鍵合層。在一些實施例中，第一支撐件103或鑽石中介層可具有用於不同目的的多個TDV。舉例來說，連接RDL 803B及RDL 803C的第一支撐件103中的熱通孔103A可熱耦合到先前形成在處理器IC中的熱通孔1012。在另一實例，連接RDL 803B及RDL 803C的第一支撐件103中的電源通孔及信號通孔103B (統稱為電源/信號通孔)可電連接到全域互連件8011的電源跡線及信號跡線且接著電連接到處理器IC的FEOL 5012結構。接著，像是微凸塊的接觸端子507可形成在第一支撐件103的RDL 803C上。在下一步驟中，通過合適平坦化及蝕刻操作移除包含塊體半導體、緩衝停止層502B及接合層503的第二半導體基板502，接著形成含有用於在中間互連件5014上方根據需要接合的合適表面處理的RDL 803D。圖22展示在本文中所描述的半導體封裝的合適互連層及結構中形成熱隔離層及/或熱擴散層的製造操作。熱隔離層或結構901可以一或多個溝槽或孔的形式且在CMOS FEOL處理之前或期間鄰近於預定主動區形成，舉例來說，其可形成在處理器IC的記憶體快取記憶體區900A與熱核區900B之間。在一些實施例中，熱隔離層901可包含熱超材料結構，例如在FEOL處理期間產生的二氧化矽/石墨烯/Si/石墨烯/二氧化矽，或超薄(例如，2 nm)納米材料，像是通過真空工藝沉積在隔離溝槽中的MoSe ₂、MoS ₂及WSe ₂異質結構上的石墨烯以實現更好的熱管理。熱隔離結構，例如MoSe ₂、MoS ₂及WSe ₂異質結構上的石墨烯，可具有高熱隔離性質，其熱阻在同等厚度下是SiO ₂的100倍且有效熱導率在室溫下低於空氣。另外，熱隔離層及/或熱擴散層903可以導電跡線或三維超材料結構的形式沉積在BEOL結構中。熱擴散材料可包含石墨烯、碳納米管、鑽石、氮化硼及/或砷化硼。接著，熱隔離層及/或熱擴散層903可通過合適光刻操作來圖案化，並通過合適介電材料密封，且通過適當光刻操作(例如經由介電層中的孔/溝槽圖案化及觸點金屬化)以形成繞線連接至熱通孔。

參考圖21C及圖22，圖22中所說明的熱隔離層及/或熱擴散層可形成在RDL、處理器IC的BEOL結構，例如接近處理器IC的前側的本地互連件5013、中間互連件5014及全域互連件8011，及處理器IC的FEOL結構5012中。

本揭露的一個方面提供一種半導體封裝，其包含：第一裸晶，其具有前側及背側；基板，其承載所述第一裸晶，其中所述基板具有允許液體冷卻劑行進通過的第一腔體；及冷卻板，其位於所述第一裸晶上方，其中所述冷卻板具有第二腔體，所述第二腔體經配置以連接到所述第一腔體且允許液體在所述第一腔體與所述第二腔體之間流動。

本揭露的另一方面提供一種半導體封裝，其包含：處理器裸晶，其具有前側及背側；多個記憶體裸晶及控制裸晶，其堆疊在所述處理器裸晶上方；基板，其承載所述處理器裸晶、所述多個記憶體裸晶及所述控制裸晶，其中所述基板具有允許液體冷卻劑通過的第一腔體；及冷卻板，其位於所述處理器裸晶、所述多個記憶體裸晶及所述控制裸晶上方，其中所述冷卻板具有第二腔體，所述第二腔體經配置以連接到所述第一腔體，借此允許所述液體冷卻劑在所述第一腔體與所述第二腔體之間流動。所述冷卻板與所述處理器裸晶、所述多個記憶體裸晶的頂部裸晶或所述控制裸晶直接熱接觸。

前述內容概述若干實施例的結構使得所屬領域的技術人員可更好地理解本揭露的方面。所屬領域的技術人員應瞭解，他們可容易地使用本揭露作為設計或修改用於實行本文中所介紹的實施例的相同目的及/或實現本文中所介紹的實施例的相同優點的其它操作及結構的基礎。所屬領域的技術人員還應意識到，此類等效構造不背離本揭露的精神及範圍，且其可在不背離本揭露的精神及範圍的情況下在本文中做出各種變化、替代及更改。

10, 20, 30, 40, 50, 60, 70:半導體封裝 10', 20', 30', 40', 50', 60':半導體封裝 11:液體冷卻器 13:散熱片 100:液體冷卻劑 101:處理器裸晶 101B:背側 101F:前側 102:記憶體裸晶 102':控制裸晶 103:支撐件 103A:熱通孔 103B:電源通孔及信號通孔 105:基板 107, 1072, 1073:腔體 107A:腔體的第一部分 107B:腔體的第二部分 109:接合結構 120:隔離結構 121:非導電膏/膜 130:熱中間層 141:載體 142:中介層 180:高熱導率(HTC)元件 109A, 109B:表面 151, 152:熱介面材料(TIM) 181, 182, 183:裸晶 501:第一半導體基板 501B, 502B:緩衝停止層 502:第二半導體基板 503:接合層 504:背側鈍化層 507:接觸端子 600:矽-鑽石雙晶圓 600B:雙晶圓的背側 600F:雙晶圓的前側 601:矽-鑽石通孔(TSDV) 601:TSDV 603, 605, 703, 705, 803, 805:RDL 607, 707, 807:載體 609, 709, 809:釋放層 700:層壓基板 700:矽-鑽石-矽三晶圓 700B:三晶圓的背側 700F:三晶圓的前側 701:TSDV 800:鑽石基板 800B:鑽石基板的背側 800F:鑽石基板的前側 801:TDV 803A, 803B, 803C, 803D:RDL 900A:快取記憶體區 900B:熱核區 901:熱隔離層或結構 903:熱隔離層及/或熱擴散層 1012:熱通孔 1051:腔體第一部分的上部分 1052:腔體第二部分的下部分 1091, 1092:密封結構 1093:接合材料 1101:第一互連層 1102:第二互連層 1105:通孔 1401, 1402:重佈層(RDL) 1403:電路層 1502:氣隙 1503:冷卻板 1503':歧管 1504:接合邊界 1505:結構部件 1505:結構部件 1601:支撐件 1601':間隔互連件 1602:通孔 1603:HTC板 1801:撓性電路互連件 5011:埋入式電源軌 5012:前段工藝(FEOL)結構 5013:本地互連件 5014:中間互連件 5051:納米矽通孔(TSV) 8011:全域互連件

當結合附圖閱讀時，從以下詳細描述更好地理解本揭露的方面。應注意，根據工業中的標準實踐，各種結構並非按比例繪製。事實上，為了清楚論述，可任意增大或減小各種結構的尺寸。 圖1展示處理器峰值計算與記憶體頻寬擴大的差距。 圖2展示從2018年到2023年資料中心的處理器晶片功率的演變。 圖3說明近記憶體計算及記憶體內計算封裝結構。 圖4說明類似於在布朗斯奇威勒(Brunschwiler)等人的2016年3月的ASME《電子封裝期刊》(Journal of Electronic Packaging)第138卷的期刊文章中所展示的三裸晶3D IC堆疊中的IC的六個液體冷卻結構。 圖5展示從圖4中所描述的期刊文章提取的圖4中的六個液體冷卻結構中從流體進口的溫度(T _fin)到最大結溫度(T _jmax)的計算熱梯度。 圖6說明根據本揭露的一些實施例的具有背側電源供給網路(BSPDN)的直接晶片導向(direct-to-chip)水冷2.5D IC封裝結構。 圖6'展示根據本揭露的一些實施例的圖6的接合結構的放大圖。 圖6A說明根據本揭露的一些實施例的半導體封裝中的密封結構的放大視圖。 圖7說明根據本揭露的一些實施例的具有BSPDN的直接晶片導向水冷3D IC封裝結構。 圖8說明根據本揭露的一些實施例的具有BSPDN的直接晶片導向水冷3D IC封裝結構。 圖9說明根據本揭露的一些實施例的具有BSPDN的直接晶片導向水冷3D IC封裝結構。 圖10說明根據本揭露的一些實施例的具有BSPDN的直接晶片導向水冷3D IC封裝結構。 圖11說明根據本揭露的一些實施例的具有BSPDN的直接晶片導向水冷3D IC封裝結構。 圖12說明根據本揭露的一些實施例的具有前側電源供給網路(FSPDN)的直接晶片導向水冷2.5D IC封裝結構。 圖13說明根據本揭露的一些實施例的具有FSPDN的直接晶片導向水冷3D IC封裝結構。 圖14說明根據本揭露的一些實施例的具有FSPDN的直接晶片導向水冷3D IC封裝結構。 圖15說明根據本揭露的一些實施例的具有FSPDN的直接晶片導向水冷3D IC封裝結構。 圖16說明根據本揭露的一些實施例的具有FSPDN的直接晶片導向水冷3D IC封裝結構。 圖17說明根據本揭露的一些實施例的具有FSPDN的直接晶片導向水冷3D IC封裝結構。 圖18說明根據本揭露的一些實施例的可由全尺寸重組鑽石晶片創建的先進中介層或IC。 圖19說明根據本揭露的一些實施例的可由全尺寸重組基於鑽石的雙晶圓創建的先進IC。 圖20說明根據本揭露的一些實施例的可由全尺寸重組基於鑽石的三晶圓創建的先進IC。 圖21A到圖21C提供根據本揭露的一些實施例的形成具有BSPDN的處理器-鑽石組合的製造操作。 圖22提供根據本揭露的一些實施例在互連層中或在主動區附近形成熱隔離層及熱擴散層的製造操作。

在以下詳細描述中，出於解釋目的，陳述眾多具體細節以便提供所公開實施例的透徹理解。然而，將明白，可在沒有這些具體細節的情況下實踐一或多個實施例。在其它例子中，示意性地展示眾所周知的結構及裝置以便簡化圖式。

10:半導體封裝

101:裸晶

101B:背側

101F:前側

102:記憶體裸晶

102':控制裸晶

103:支撐件

105:基板

107,1072,1073:腔體

107A:腔體的第一部分

107B:腔體的第二部分

109:接合結構

130:熱中間層

700:層壓基板

1051:腔體第一部分的上部分

1052:腔體第二部分的下部分

1101:第一互連層

1102:第二互連層

1105:通孔

1503:冷卻板

1503':歧管

1504:接合邊界

1505:結構部件

Claims (20)

1. 一種半導體封裝，其包括： 第一裸晶，其具有前側及背側； 基板，其承載所述第一裸晶，其中所述基板包括允許液體行進通過的第一腔體；及 冷卻板，其位於所述第一裸晶上方，其中所述冷卻板包括第二腔體，所述第二腔體經配置以連接到所述第一腔體且允許所述液體在所述第一腔體與所述第二腔體之間流動。
2. 如請求項1所述之半導體封裝，其中所述基板進一步包括： 上部分，其界定所述第一腔體的第一部分； 下部分，其界定所述第一腔體的第二部分；及 接合結構，其連接所述基板的所述上部分及所述下部分， 其中組合後的所述第一腔體的所述第一部分及所述第二部分經配置以形成允許所述液體通過的流體通道。
3. 如請求項2所述之半導體封裝，其中所述接合結構進一步包括： 第一密封結構，其位於所述上部分的面向所述基板的所述下部分的表面上； 第二密封結構，其位於所述下部分的面向所述基板的所述上部分的表面上，其中所述第二密封結構在幾何上與所述第一密封結構匹配；及 接合材料，其連接所述第一密封結構及所述第二密封結構。
4. 如請求項3所述之半導體封裝，其中所述基板進一步包括： 第一互連層，其面向所述第一裸晶； 第二互連層，其背離所述第一裸晶； 通孔，其將所述第一互連層及所述第二互連層電、光學或熱耦合；及 隔離結構，其接近所述第一密封及所述第二密封結構，所述隔離結構經配置以將所述通孔與所述第一密封結構及所述第二密封結構隔離。
5. 如請求項1所述之半導體封裝，其進一步包括： 多個第二裸晶，其堆疊在所述第一裸晶上方或與所述第一裸晶並排安置；及 結構部件，其與所述第一裸晶及所述多個第二裸晶並排安置，所述結構部件包括第三腔體，所述第三腔體經配置以連接到所述第一腔體及所述第二腔體，從而允許所述液體在所述第一腔體、所述第二腔體與所述第三腔體之間流動， 其中所述冷卻板與所述多個第二裸晶的頂部裸晶或所述第一裸晶中的至少一者直接熱接觸。
6. 如請求項5所述之半導體封裝，其進一步包括： 第一支撐件，其安置在所述第一裸晶與所述基板中間，且熱耦合到所述第一裸晶及所述基板，其中所述第一支撐件的熱導率大於所述第一裸晶的熱導率。
7. 如請求項6所述之半導體封裝，其中所述第一支撐件包括由具有大於矽的熱導率之材料組成的中介層，且其中所述中介層具有大於所述第一裸晶的橫截面寬度或與所述橫截面寬度基本上相同的橫截面寬度。
8. 如請求項6所述之半導體封裝，其中組合後的所述第一支撐件及所述第一裸晶形成具有穿透所述第一裸晶及所述第一支撐件的至少一個通孔的複合層。
9. 如請求項6所述之半導體封裝，其中所述第一支撐件由鑽石、石墨烯、氮化硼、砷化硼、立方砷化硼、氮化鋁、碳化矽或其組合組成，且所述基板由矽、鑽石、石墨烯、氮化硼、砷化硼、立方砷化硼、氮化鋁、碳化矽或其組合組成。
10. 如請求項6所述之半導體封裝，其中所述第一裸晶的所述背側定位成非常接近所述第一支撐件且所述第一裸晶的所述前側與所述背側相比更遠離所述第一支撐件。
11. 如請求項10所述之半導體封裝，其進一步包括： 全域互連件，其安置在所述第一裸晶的所述背側上； 第一重佈層RDL，其安置在所述全域互連件上；及 第二RDL，其位於所述第一支撐件的面對所述第一裸晶的第一側上， 其中所述第一裸晶與所述第一支撐件通過所述第一RDL及所述第二RDL接合。
12. 如請求項11所述之半導體封裝，其進一步包括： 埋入式電源軌，其接近所述第一裸晶的前段工藝結構； 電源跡線及信號跡線，其位於所述全域互連件中，所述電源跡線及信號跡線電連接到所述埋入式電源軌、所述FEOL結構及所述第一支撐件。
13. 如請求項12所述之半導體封裝，其進一步包括： 第三RDL，其位於所述第一支撐件的與所述第一側相對的第二側上； 第一熱通孔，其位於所述第一支撐件中，所述第一熱通孔連接所述第二RDL及所述第三RDL； 第一電源通孔及第一信號通孔，其位於所述第一支撐件中，所述第一電源通孔及第一信號通孔連接所述第二RDL及所述第三RDL；及 第二熱通孔，其接近所述全域互連件中的所述電源跡線及所述信號跡線以及所述第一裸晶的所述FEOL結構，其中所述第二熱通孔熱耦合到所述第一支撐件中的所述第一熱通孔。
14. 如請求項6所述之半導體封裝，其進一步包括： 第二支撐件，其位於所述第一裸晶與所述多個第二裸晶中的一者之間，或位於鄰近的第二裸晶之間，其中所述第二支撐件包括由熱導率大於矽的熱導率的材料組成的中介層；及 通孔，其位於所述第二支撐件中。
15. 如請求項14所述之半導體封裝，其進一步包括： 熱擴散層或熱隔離層，其位於所述第一支撐件、所述第二支撐件、所述第二裸晶或其組合的相應互連結構中。
16. 如請求項5所述之半導體封裝，其進一步包括： 撓性電路互連件，其將所述基板或所述基板下面的電子元件電連接到接近所述冷卻板的電路層，其中所述撓性電路互連件經配置以向所述多個第二裸晶中的至少一者或所述第一裸晶的所述前側提供電源或信號。
17. 一種半導體封裝，其包括： 處理器裸晶，其具有前側及背側； 多個記憶體裸晶及控制裸晶，其堆疊在所述處理器裸晶上方； 基板，其承載所述處理器裸晶、所述多個記憶體裸晶及所述控制裸晶，其中所述基板包括允許液體行進通過的第一腔體；及 冷卻板，其位於所述處理器裸晶、所述多個記憶體裸晶及所述控制裸晶上方，其中所述冷卻板包括第二腔體，所述第二腔體經配置以連接到所述第一腔體且允許所述液體在所述第一腔體與所述第二腔體之間流動， 其中所述冷卻板與所述處理器裸晶、所述多個記憶體裸晶的頂部裸晶或所述控制裸晶直接熱接觸。
18. 如請求項17所述之半導體封裝，其中所述基板進一步包括： 上部分，其界定所述第一腔體的第一部分； 下部分，其界定所述第一腔體的第二部分；及 接合結構，其連接所述基板的所述上部分及所述下部分， 其中組合後的所述第一腔體的所述第一部分及所述第二部分經配置以形成允許所述液體行進通過的流體通道。
19. 如請求項18所述之半導體封裝，其進一步包括： 第一高熱導率HTC結構，其安置在所述處理器裸晶與所述基板中間，且熱耦合到所述處理器裸晶及所述基板，其中所述第一HTC結構的熱導率大於所述處理器裸晶的熱導率； 第二HTC結構，其位於所述處理器裸晶與控制裸晶之間或位於鄰近記憶體裸晶之間，其中所述第二HTC結構的熱導率大於所述處理器裸晶的所述熱導率； 第一結構部件，其與所述處理器裸晶、所述多個記憶體裸晶及所述控制裸晶並排安置，其中所述第一結構部件包括第三腔體，所述第三腔體經配置以連接到所述第一腔體及所述第二腔體，從而允許所述液體在所述第一腔體、所述第二腔體與所述第三腔體之間流動；及 第二結構部件，其與所述處理器裸晶、所述多個記憶體裸晶或所述控制裸晶並排安置，其中所述第二結構部件與所述第二HTC結構堆疊在一起。
20. 如請求項19所述之半導體封裝，其進一步包括： 間隔件互連，其位於所述處理器裸晶與所述多個記憶體裸晶及控制裸晶之間； 氣隙，其由所述間隔件互連、所述處理器裸晶及所述控制裸晶界定，其中所述控制裸晶支配所述處理器裸晶與所述多個記憶體裸晶之間的互連； 重佈層RDL，其具有位於所述處理器裸晶的前側上方的導電跡線；及 熱擴散層或熱隔離層，其位於所述處理器裸晶、所述控制裸晶、所述多個記憶體裸晶、所述第一HTC結構、所述第二HTC結構或其組合的相應互連結構中。

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