TW202415247A - 非揮發性記憶胞結構、非揮發性記憶體製造方法及陣列結構 - Google Patents

非揮發性記憶胞結構、非揮發性記憶體製造方法及陣列結構 Download PDF

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Abstract

本發明實施例提供一種記憶胞的反鐵電場效電晶體（反FeFET），包括反鐵電層而非鐵電層。反鐵電層可基於程式化狀態及抹除狀態操作，其中反鐵電層分別處於完全極化對準及非極化對準（隨機極化狀態）。此使得FeFET中的反鐵電層能夠相對於基於在兩個相反的完全極化狀態之間切換而操作的鐵電材料層為FeFET的抹除操作（例如，其中FeFET自程式化狀態切換或轉換至抹除狀態）提供更陡/更大的電壓降。

Description

反鐵電非揮發性記憶體
半導體元件用於多種電子應用中，諸如個人電腦、蜂巢式電話、數位攝影機以及其他電子設備。半導體元件通常藉由在半導體基底上方形成各種材料層（例如，絕緣層或介電層、導電層及/或半導體層）且使用微影及蝕刻技術圖案化各種材料層以在其上形成電路構件及元件來製造。半導體行業繼續藉由連續降低最小特徵大小來改良各種電子構件（例如，電晶體、二極體、電阻器、電容器等）的整合密度，從而允許更多構件整合至給定區域中。
以下揭露提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述構件及配置的具體實例以簡化本揭露。當然，此等構件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上的形成可包括第一特徵及第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可以在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可以在各種實例中重複附圖標號及/或字母。此重複出於簡單及明晰的目的，且其本身並不指示所論述的各種實施例及/或組態之間的關係。
另外，為易於描述，本文中可使用諸如「在……之下」、「在……下方」、「下部」、「在……上方」、「上部」以及類似者的空間相對術語，以描述如圖式中所示出的一個元件或特徵相對於另一（些）元件或特徵的關係。除圖式中所描繪的定向外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。裝置可以其他方式定向（旋轉90度或處於其他定向），且本文中所使用的空間相對描述詞同樣可相應地進行解譯。
在一些情況下，記憶陣列可包括基於記憶電路的鐵電場效電晶體（ferroelectric field effect transistor；FeFET），其中記憶陣列中的一個或多個記憶胞包括FeFET。包括FeFET的記憶胞可被稱作鐵電隨機存取記憶（ferroelectric random access memory；FeRAM）胞。包括FeFET的記憶胞可包括字元線導電結構、位元線導電結構以及選擇線（或源極線）導電結構。字元線導電結構可對應於FeFET的閘極電極，位元線導電結構可對應於FeFET的第一源極/汲極電極，且選擇線導電結構可對應於FeFET的第二源極/汲極電極。
FeFET亦可包括對應於FeFET的閘極介電質的鐵電層及對應於FeFET的通道區的氧化物半導體（oxide semiconductor；OS）層。FeFET可基於鐵電層的極化來操作。舉例而言，可將第一電壓施加至字元線導電結構以使得鐵電層以對應於記憶胞的程式化狀態的第一極化組態來極化，且可將第二電壓施加至字元線導電結構以使得鐵電層以對應於記憶胞的抹除狀態的第二極化組態來極化。在第一極化組態及第二極化組態中，鐵電層極化成具有相反極化方向的完全極化對準。
在一些狀況下，記憶陣列中的FeFET可易受不穩定抹除狀態影響。由於氧化物半導體層主要包括n型載子（例如，無p型載子），不穩定抹除狀態可起因於鐵電層中的逐漸電壓降。逐漸電壓降可引起鐵電層中的弱偶極切換，此可導致不可能（或較低可能）在程式化狀態與抹除狀態之間切換。因此，不穩定抹除狀態可導致需要使用增加的負臨限電壓（V t）來切換至抹除狀態，此可減小記憶胞的記憶窗口的大小（例如，用於記憶胞的程式化操作與抹除操作的臨限電壓之間的差）。此外，不穩定抹除狀態可導致儲存於記憶陣列中的資料的大量變化。
在本文所描述的一些實施中，記憶胞的反鐵電場效電晶體（反FeFET）包括反鐵電層而非鐵電層。反鐵電層包括具有反鐵電特性的一種或多種材料，諸如具有有序（結晶）電偶極陣列，其中相較於使偶極均指向鐵電材料中的相同方向，鄰近偶極在相反（反向平行）方向上被定向。反鐵電層可基於程式化狀態及抹除狀態操作，其中反鐵電層分別處於完全極化對準及非極化對準（隨機極化狀態）。此使得反FeFET中的反鐵電層能夠相對於基於在兩個相反的完全極化狀態之間切換而操作的鐵電材料層為反FeFET的抹除操作（例如，其中反FeFET自程式化狀態切換或轉換至抹除狀態）提供更陡/更大的電壓降。此可減少儲存於包括記憶胞的記憶陣列中的資料的變化。此外，此可為記憶胞提供增加的記憶窗口，此可使得能夠增加對記憶胞的控制。
圖1為可實施本文中所描述的系統及/或方法的實例環境100的圖。如圖1中所繪示，實例環境100可包括多個半導體處理機台102至半導體處理機台112及晶圓/晶粒運輸機台114。多個半導體處理機台102至半導體處理機台112可包括沈積機台102、曝光機台104、顯影器機台106、蝕刻機台108、平坦化機台110、鍍覆機台112及/或另一類型的半導體處理機台。在其他例子中，包括於實例環境100中的機台可包括於半導體潔淨室、半導體製造廠、半導體處理設施及/或製造設施。
沈積機台102為包括半導體處理腔室及能夠將各種類型的材料沈積至基底上的一個或多個元件的半導體處理機台。在一些實施中，沈積機台102包括能夠將光阻層沈積於諸如晶圓的基底上的旋轉塗佈機台。在一些實施中，沈積機台102包括化學氣相沈積（chemical vapor deposition；CVD）機台，諸如電漿增強型CVD（plasma-enhanced CVD；PECVD）機台、高密度電漿CVD（high-density plasma CVD；HDP-CVD）機台、次大氣壓CVD（sub-atmospheric CVD；SACVD）機台、低壓CVD（low-pressure CVD；LPCVD）機台、原子層沈積（atomic layer deposition；ALD）機台、電漿增強型原子層沈積（plasma-enhanced atomic layer deposition；PEALD）機台或另一類型的CVD機台。在一些實施中，沈積機台102包括物理氣相沈積（physical vapor deposition；PVD）機台，諸如濺鍍機台或另一類型的PVD機台。在一些實施中，沈積機台102包括經組態以藉由磊晶生長來形成元件的層及/或區的磊晶機台。在一些實施中，實例環境100包括多種類型的沈積機台102。
曝光機台104為能夠將光阻層曝光至輻射源的半導體處理機台，諸如紫外光（ultraviolet light；UV）源（例如，深UV光源、極UV光（EUV）源及/或類似者）、X射線源、電子束（e束）源及/或類似者。曝光機台104可將光阻層曝光至輻射源以將圖案自光罩轉印至光阻層。圖案可包括用於形成一個或多個半導體元件的一個或多個半導體元件層圖案，可包括用於形成半導體元件的一個或多個結構的圖案，可包括用於蝕刻半導體元件的各個部分的圖案，及/或類似者。在一些實施中，曝光機台104包括掃描儀、步進器或類似類型的曝光機台。
顯影器機台106為能夠顯影已曝光至輻射源以顯影自曝光機台104轉印至光阻層的圖案的光阻層的半導體處理機台。在一些實施中，顯影器機台106藉由移除光阻層的未曝光部分來產生圖案。在一些實施中，顯影器機台106藉由移除光阻層的經曝光部分來產生圖案。在一些實施中，顯影器機台106藉由經由使用化學顯影劑溶解光阻層的經曝光部分或未曝光部分來產生圖案。
蝕刻機台108為能夠蝕刻各種類型的材料的基底、晶圓或半導體元件的半導體處理機台。舉例而言，蝕刻機台108可包括濕式蝕刻機台、乾式蝕刻機台及/或類似者。在一些實施中，蝕刻機台108包括可填充有蝕刻劑的腔室，且將基底放置於腔室中持續特定時間段以移除基底的特定量的一個或多個部分。在一些實施中，蝕刻機台108可使用電漿蝕刻或電漿輔助蝕刻來蝕刻基底的一個或多個部分，此可涉及使用離子化氣體來等向性地或定向地蝕刻所述一個或多個部分。
平坦化機台110為能夠研磨或平坦化晶圓或半導體元件的各種層的半導體處理機台。舉例而言，平坦化機台110可包括化學機械平坦化（chemical mechanical planarization；CMP）機台及/或對經沈積或經鍍覆材料的層或表面研磨或平坦化的另一類型的平坦化機台。平坦化機台110可藉由化學力與機械力（例如，化學蝕刻及游離磨料研磨）的組合來對半導體元件的表面進行研磨或平坦化。平坦化機台110可結合研磨墊及固定環（例如，通常具有比半導體元件更大的直徑）利用磨料及腐蝕性化學漿料。研磨墊及半導體元件可由動態研磨頭按壓在一起且藉由固定環固持在適當位置。動態研磨頭可以不同旋轉軸旋轉以移除材料且使半導體元件的任何不規則構形均勻，從而使半導體元件平坦或為平面。
鍍覆機台112為能夠用一種或多種金屬鍍覆基底（例如，晶圓、半導體元件及/或類似者）或其部分的半導體處理機台。舉例而言，鍍覆機台112可包括銅電鍍元件、鋁電鍍元件、鎳電鍍元件、錫電鍍元件、化合物材料或合金（例如，錫-銀、錫-鉛及/或類似者）電鍍元件及/或用於一種或多種其他類型的導電材料、金屬及/或類似類型的材料的電鍍元件。
晶圓/晶粒運輸機台114包括可移動機器人、機器人臂、電車或軌道車、架空起重設備運輸（overhead hoist transport；OHT）系統、自動化物料處理系統（automated materially handling system；AMHS），及/或另一類型的元件，所述另一類型的元件經組態以在半導體處理機台102至半導體處理機台112之間運輸基底及/或半導體元件，經組態以在同一半導體處理機台的處理腔室之間運輸基底及/或半導體元件及/或經組態以將基底及/或半導體元件運輸至其他位置（諸如晶圓托架、儲存空間及/或類似者）及自其他位置運輸基底及/或半導體元件。在一些實施中，晶圓/晶粒運輸機台114可為經組態以行進特定路徑及/或可半自主地或自主地操作的程式化元件。在一些實施中，實例環境100包括多個晶片/晶粒運輸機台114。
在其他例子中，舉例而言，晶圓/晶粒運輸機台114可包括於包括多個處理腔室的叢集機台或另一類型的機台，且可經組態以在多個處理腔室之間運輸基底及/或半導體元件，在處理腔室與緩衝區域之間運輸基底及/或半導體元件，在處理腔室與介面機台（諸如，設備前端模組equipment front end module；EFEM）之間運輸基底及/或半導體元件，及/或在處理腔室與運輸載體（例如，前開式晶圓盒（front opening unified pod；FOUP））之間運輸基底及/或半導體元件。在一些實施中，晶圓/晶粒運輸機台114可包括於多腔室（或叢集）沈積機台102中，所述多腔室沈積機台可包括預清潔處理腔室（例如，用於自基底及/或半導體元件清潔或移除氧化物、氧化及/或其他類型的污染或副產物）及多種類型的沈積處理腔室（例如，用於沈積不同類型的材料的處理腔室、用於執行不同類型的沈積操作的處理腔室）。在此等實施中，晶圓/晶粒運輸機台114經組態以在沈積機台102的處理腔室之間運輸基底及/或半導體元件而不破壞或移除處理腔室之間及/或沈積機台102中的處理操作之間的真空（或至少部分真空），如本文中所描述。
在一些實施中，半導體處理機台102至半導體處理機台112及/或晶圓/晶粒運輸機台114中的一者或多者可執行本文所描述的一個或多個半導體處理操作。舉例而言，半導體處理機台102至半導體處理機台112及/或晶圓/晶粒運輸機台114中的一者或多者可形成包括多個交替層的層堆疊，其中多個交替層包括多個導電層及多個隔離層；可移除層堆疊的一個或多個部分以形成列堆疊；可以在列堆疊的相對側上形成反鐵電層；可鄰近於反鐵電層中的反鐵電層形成氧化物半導體層；及/或可鄰近於氧化物半導體層形成多個導電柱（例如，位元線導電結構306、選擇線導電結構308）。
提供圖1中所繪示的元件的數目及配置作為一個或多個實例。實際上，與圖1中所繪示的元件相比，可存在額外元件、較少元件、不同元件或以不同方式配置的元件。此外，圖1中所繪示的兩個或大於兩個元件可實施於單個元件內，或圖1中所繪示的單個元件可實施為多個分散式元件。另外或替代地，實例環境100的一組元件（例如，一個或多個元件）可執行描述為由實例環境100的另一組元件執行的一個或多個功能。
圖2為本文所描述的實例非揮發性記憶陣列電路200的圖。在一些實施中，非揮發性記憶（non-volatile memory；NVM）陣列電路200包括非揮發性RAM陣列電路。在一些實施中，非揮發性記憶陣列電路200包括反鐵電隨機存取記憶（反FeRAM）陣列電路。
如圖2中所繪示，非揮發性記憶陣列電路200可包括以列及行的柵格電性連接的多個非揮發性記憶胞202。非揮發性記憶胞202可包括NVM單元。特別地，非揮發性記憶胞202可包括反FeFET胞。因此，非揮發性記憶胞200可被稱作反鐵電非揮發性記憶胞。
各非揮發性記憶胞202可包括為包括反鐵電層的一種類型的電晶體的反FeFET 204。非揮發性記憶胞202的反FeFET 204可包括與字元線206電性連接的閘極、與位元線208電性連接的源極/汲極以及與選擇線210電性連接的另一源極/汲極。源極/汲極可個別地或共同地取決於上下文指代源極或汲極。在一列中的多個非揮發性記憶胞202的閘極可連接至同一字元線206。在一行中的多個非揮發性記憶胞202的源極/汲極可連接至同一位元線208。在一行中的多個非揮發性記憶胞202的源極/汲極可連接至同一選擇線210。
在其他例子中，非揮發性記憶陣列電路200的非揮發性記憶胞202可連接至記憶體元件的其他電路，諸如感測放大器電路、列解碼器電路、行解碼器電路及/或位址解碼器電路。
如上文所指示，圖2作為實例而提供。其他實例可不同於關於圖2所描述的實例。
圖3A至圖3E為本文所描述的實例非揮發性記憶陣列結構300的圖。非揮發性記憶陣列電路200或其部分可實體地實施為非揮發性記憶陣列結構300。因此，非揮發性記憶陣列結構300包括包含多個非揮發性記憶胞結構（例如，反FeFET單元結構）的反鐵電記憶陣列結構或反FeRAM陣列結構。
圖3A為非揮發性記憶陣列結構300的透視圖。如圖3A中所繪示，非揮發性記憶陣列結構300包括以交替方式配置的多個垂直堆疊結構。垂直堆疊結構包括與多個隔離層304交替的多個字元線導電結構302。字元線導電結構302對應於非揮發性記憶陣列電路200的字元線206。字元線導電結構302在大致平行於下方的基底（未繪示）的表面的方向上延伸。字元線導電結構302可具有階梯組態，使得下部字元線導電結構302長於上部字元線導電結構302的端點且橫向延伸超過所述端點。舉例而言，最頂部字元線導電結構302可為字元線導電結構302中的最短者，且最底部字元線導電結構302可為字元線導電結構302中的最長者。字元線導電結構302的各別長度可以在朝向下方的基底的方向上增大。以此方式，可以在非揮發性記憶陣列結構300中自上方接近字元線導電結構302中的各者的一部分，且可使導電接點分別接觸字元線導電結構302所暴露的部分。
字元線導電結構302可包括金屬化層、溝渠、通孔及/或另一類型的導電結構。字元線導電結構302可各自包括一種或多種導電材料，諸如一種或多種金屬、一種或多種金屬合金及/或一種或多種其他類型的導電材料。在其他例子中，實例包括銅（Cu）、鈷（Co）、釕（Ru）、鈦（Ti）、鎢（W）、金（Au）及/或銀（Ag）。隔離層304可各自包括一種或多種介電材料，諸如氧化物、氮化物、氧化矽（SiO x）、氮化矽（Si xN y）、氮氧化矽（SiON）、摻氟矽酸鹽玻璃（fluoride-doped silicate glass；FSG）、低k介電材料及/或另一合適的電絕緣材料。
非揮發性記憶陣列結構300更包括鄰近於字元線導電結構302的一個或多個側的位元線導電結構306及選擇線導電結構308。位元線導電結構306及選擇線導電結構308可以交替方式配置，其中位元線導電結構306及選擇線導電結構308沿著字元線導電結構302的長度交替。位元線導電結構306及選擇線導電結構308可各自包括在大致垂直於字元線導電結構302的方向上延伸的導電柱、通孔及/或另一類型的細長導電結構。位元線導電結構306及選擇線導電結構308可各自包括一種或多種導電材料，諸如一種或多種金屬、一種或多種金屬合金及/或一種或多種其他類型的導電材料。在其他例子中，實例包括銅（Cu）、鈷（Co）、釕（Ru）、鈦（Ti）、鎢（W）、金（Au）、銀（Ag）、氮化鈦（TiN）及/或氮化鉭（TaN）。
隔離區310包括於同一記憶胞中包括的鄰近位元線導電結構306及選擇線導電結構308的對之間且使所述對電性隔離。隔離柱312包括於包括於不同（鄰近）記憶胞中的鄰近位元線導電結構306及選擇線導電結構308的對之間且使所述對電性隔離。隔離區310及隔離柱312可各自包括氧化物材料，諸如氧化矽（SiO x）。另外及/或替代地，隔離區310及隔離柱312可各自包括一種或多種其他類型的介電材料及/或絕緣材料，諸如氮化物、氮化矽（Si xN y）、氮氧化矽（SiON）、摻氟矽酸鹽玻璃（FSG）、低k介電材料及/或另一合適的電絕緣材料。在其他例子中，隔離區310亦可被稱作絕緣區或介電區。在其他例子中，隔離柱312可被稱作絕緣柱或介電柱。
非揮發性記憶陣列結構300亦可包括氧化物半導體（OS）層314。氧化物半導體層314可沿位元線導電結構306的側包括，可沿選擇線導電結構308的側包括，且可沿隔離區310的側包括。因此，氧化物半導體層314可以在位元線導電結構306與選擇線導電結構308之間延伸。氧化物半導體層314可經組態為用於非揮發性記憶陣列結構300的非揮發性記憶胞結構的通道層。氧化物半導體層314可提供用於非揮發性記憶陣列結構300的非揮發性記憶胞結構的通道層。舉例而言，當經由字元線導電結構302施加滿足臨限值的電壓（例如，相對於臨限電壓（Vth）更大的電壓）時，可形成穿過對應氧化物半導體層314的區的導電路徑。
氧化物半導體層314可各自包括一種或多種氧化物半導體材料。在其他例子中，氧化物半導體材料的實例包括氧化鋅（ZnO）、氧化銦鎢（InWO或IWO）、氧化銦鎵鋅（InGaZnO）、氧化銦鋅（InZnO）及/或氧化銦錫（InTiO或ITO）。在一些實施中，氧化物半導體層314的厚度可包括於大致2奈米至大致20奈米的範圍內。然而，範圍的其他值在本揭露的範圍內。
如圖3A中進一步繪示，反鐵電層316包括於非揮發性記憶陣列結構300的氧化物半導體層314與字元線導電結構302及隔離層304中的各者之間。反鐵電層316可經組態以充當非揮發性記憶陣列結構300的非揮發性記憶胞結構的閘極介電質。在一些實施中，反鐵電層316連續延伸穿過相同垂直堆疊中的字元線導電結構302中的多者及/或隔離層304中的多者。
反鐵電層316各自包括一種或多種反鐵電材料。反鐵電材料具有反鐵電特性，諸如具有有序（結晶）電偶極陣列，其中相較於使偶極均指向鐵電材料中的相同方向，鄰近偶極在相反（反向平行）方向上被定向。反鐵電層316的反鐵電特性可使得非揮發性記憶陣列結構300的非揮發性記憶胞結構能夠基於程式化狀態及抹除狀態操作，其中反鐵電層316分別處於完全極化對準及非極化對準（或隨機極化狀態）。
在其他例子中，反鐵電層316可包括鉿（Hf）與以下之中的至少一者的組合：鋁（Al）、鑭（Le）、鈰（Ce）、釓（Gd）及/或矽（Si）。特別地，在其他例子中，反鐵電層316可包括包含鉿（Hf）與以下之中的至少一者的組合的氧化物材料：鋁（Al）、鑭（Le）、鈰（Ce）、釓（Gd）及/或矽（Si）。在其他例子中，反鐵電材料的實例包括氧化鉿鋯（HfZrO）、氧化鉿鋁（HfAlO）、氧化鉿鈰（HfCeO）、氧化鉿（HfO）、氧化鉿釓（HfGdO）及/或氧化鉿矽（HfSiO）。在一些實施中，反鐵電層316的厚度可包括於大致2奈米至大致20奈米的範圍內以提供足夠的電性隔離且減少漏電的可能性，同時實現非揮發性記憶陣列結構300的非揮發性記憶胞結構的高效電氣操作。然而，範圍的其他值在本揭露的範圍內。
在反鐵電層316包括氧化鉿鋯（HfZrO）的實施中，反鐵電層316中的鋯的濃度可大於反鐵電層316中的鉿的濃度，以使得反鐵電層316能夠呈現反鐵電特性。舉例而言，反鐵電層316中的鉿的濃度可包括於大致20%至大致50%的範圍內，而反鐵電層316中的鋯的濃度可包括於大致50%至大致80%的範圍內，以使得反鐵電層316能夠呈現反鐵電特性。特別地，包括大致50%至大致80%範圍內的鋯濃度可增加反鐵電層316的結晶膜中的四方相（T相）比率，此可使得反鐵電層316呈現反鐵電特性。此外，包括大致50%至大致80%範圍內的鋯濃度可減小反鐵電層316的結晶膜中的斜方晶相（O相）比率，此可減少反鐵電層316的鐵電行為。然而，此等範圍的其他值在本揭露的範圍內。在一些實施中，反鐵電層316中的T相百分比可包括於大致2%至大致14%的範圍內。在一些實施中，反鐵電層316中的O相百分比可包括於大致84%至大致87%的範圍內。在一些實施中，反鐵電層316中的單斜晶（M相）百分比可包括於大致2%至大致11%的範圍內。
如圖3A中進一步繪示，非揮發性記憶陣列結構300可包括多個非揮發性記憶胞結構318。每一非揮發性記憶胞結構318可包括反FeFET，且因此可被稱作反鐵電記憶胞、反鐵電非揮發性記憶胞及/或反FeRAM胞。
非揮發性記憶胞結構318可包括對應於反FeFET的源極/汲極區的位元線導電結構306（或其部分）。非揮發性記憶胞結構318可包括對應於反FET的另一源極/汲極區的選擇線導電結構308（或其部分）。非揮發性記憶胞結構318可包括位元線導電結構306與選擇線導電結構308之間的隔離區310（或其部分）。非揮發性記憶胞結構318可包括鄰近於隔離區310且在位元線導電結構306與選擇線導電結構308之間延伸的氧化物半導體層314（或其部分）。氧化物半導體層314可對應於反FeFET的通道層。在圖3A中示出自選擇線導電結構308穿過氧化物半導體層314至位元線導電結構306的電流路徑320。然而，在一些實施中，電流路徑320可以在自位元線導電結構306穿過氧化物半導體層314至選擇線導電結構308的相反方向上。
非揮發性記憶胞結構318可包括鄰近於氧化物半導體層314（例如，鄰近於通道層）的反鐵電層316（或其部分）。氧化物半導體層314（例如，通道層）位於反鐵電層316與位元線導電結構306之間。此外，氧化物半導體層314（例如，通道層）位於反鐵電層316與選擇線導電結構308之間。非揮發性記憶胞結構318可包括鄰近於反鐵電層316的字元線導電結構302（或其部分）。反鐵電層316位於字元線導電結構302與氧化物半導體層314（例如，通道層）之間。
因此，非揮發性記憶陣列結構300包括在第一方向上配置的多個字元線導電結構302。非揮發性記憶陣列結構300包括在大致垂直於第一方向的第二方向上配置的多個位元線導電結構306及多個選擇線導電結構308。非揮發性記憶陣列結構300包括位於多個字元線導電結構302與多個位元線導電結構306之間及位於多個字元線導電結構302與多個選擇線導電結構308之間的反鐵電層316。非揮發性記憶陣列結構300包括位於反鐵電層316與多個位元線導電結構306之間及位於反鐵電層316與多個選擇線導電結構308之間的多個氧化物半導體層314。
圖3B示出非揮發性記憶陣列結構300的俯視圖。在其他例子中，圖3B示出額外結構及/或層，所述額外結構及/或層可連接至非揮發性記憶陣列結構300以將非揮發性記憶陣列結構300電性連接至半導體元件的其他電路，諸如記憶體元件或邏輯元件。
如圖3B中所繪示，多個導線322A、多個導線322B以及多個導線322C可包括於非揮發性記憶陣列結構300上及/或上方。在一些實施中，多個導線322A、多個導線322B及/或多個導線322C可以在大致垂直於字元線導電結構302的方向上延伸。替代地，多個導線322A、多個導線322B及/或多個導線322C可以在大致平行於字元線導電結構302的方向上延伸。
如圖3B中進一步繪示，多個導線322B可經由通孔324A與位元線導電結構306電性連接。多個導線322A可經由通孔324B與選擇線導電結構308電性連接。多個導線322C可經由通孔324C與字元線導電結構302電性連接。
導線322A、導線322B以及導線322C；以及通孔324A、通孔324B以及通孔324C可各自包括一種或多種導電材料，諸如一種或多種金屬、一種或多種金屬合金及/或一種或多種其他類型的導電材料。在其他實例中，實例包括銅（Cu）、鈷（Co）、釕（Ru）、鈦（Ti）、鎢（W）、金（Au）及/或銀（Ag）。
圖3C示出非揮發性記憶陣列結構300的沿圖3A中的線A-A的剖面圖。如圖3C中所繪示，以交替方式配置的多個垂直堆疊結構可包括與多個隔離層304交替的多個字元線導電結構302。在一些實施中，字元線導電結構302的厚度可大於隔離層304的厚度。在一些實施中，字元線導電結構302的厚度及隔離層304的厚度可大致為相同厚度。在一些實施中，隔離層304的厚度可大於字元線導電結構302的厚度。
圖3D及圖3E示出非揮發性記憶陣列結構300的分別沿圖3A中的線B-B及線C-C的剖面圖。如圖3D及圖3E中所繪示，在一些實施中，字元線導電結構302與隔離層304的交替層之間的結構及/或層可沿字元線導電結構302及隔離層304的方向交錯。舉例而言，在字元線導電結構302與隔離層304的垂直堆疊的相對側上的選擇線導電結構308可交錯，使得在沿圖3D中的線B-B的剖面圖中，選擇線導電結構308及隔離區310在字元線導電結構302與隔離層304的垂直堆疊的相對側上是可見的。作為另一實例，字元線導電結構302與隔離層304的垂直堆疊的相對側上的選擇線導電結構308可交錯，使得在沿圖3D中的線B-B的剖面圖中，隔離區310及隔離柱312在字元線導電結構302與隔離層304的垂直堆疊的相對側上是可見的。
作為另一實例，字元線導電結構302與隔離層304的垂直堆疊的相對側上的選擇線導電結構308可交錯，使得在沿圖3E中的線C-C的剖面圖中，選擇線導電結構308及隔離區310在字元線導電結構302與隔離層304的垂直堆疊的相對側上是可見的。作為另一實例，字元線導電結構302與隔離層304的垂直堆疊的相對側上的位元線導電結構306可交錯，使得在沿圖3E中的線C-C的剖面圖中，隔離區310及隔離柱312在字元線導電結構302與隔離層304的垂直堆疊的相對側上是可見的。
上文所描述的交錯可使位元線導電結構306能夠連接至非揮發性記憶陣列結構300上方的不同導線322B，且可使得兩個或大於兩個選擇線導電結構308能夠連接至非揮發性記憶陣列結構300上方的不同導線322A。此使得非揮發性記憶胞結構318的列及行的柵格能夠形成於非揮發性記憶陣列結構300中。
如上文所指出，圖3A至圖3E作為實例而提供。其他實例可不同於關於圖3A至圖3E所描述的實例。
圖4A及圖4B為本文所描述的非揮發性記憶胞結構318的記憶胞狀態的實例實施的圖。非揮發性記憶胞結構318經組態以在非揮發性記憶胞結構318的操作期間選擇性地在記憶胞狀態之間轉換。
圖4A示出程式化狀態400的實例實施。在程式化狀態400下，非揮發性記憶胞結構318的反鐵電層316包括以特定極化對準404配置的電子/電洞對402。特別地，反鐵電層316中的電子/電洞對402的極化對準404為完全極化對準。此意謂反鐵電層316中的電子/電洞對402沿一個極化方向（例如，遠離字元線導電結構302）對準。
為了將非揮發性記憶胞結構318轉換至程式化狀態400，將正閘極電壓（+V G）施加至字元線導電結構302。此使得電子/電洞對402中的電荷載子朝向字元線導電結構302偏壓。0電壓（0伏特）可施加至選擇線導電結構308，且位元線導電結構306可接地。此使得非揮發性記憶胞結構318的通道層（例如，氧化物半導體層314）處於不導電狀態，由此使得電子/電洞對402中的電洞電荷載子朝向通道層（例如，氧化物半導體層314）偏壓。
圖4B示出抹除狀態406的實例實施。在抹除狀態406下，非揮發性記憶胞結構318的反鐵電層316包括不以特定極化對準410配置的電子/電洞對408。換言之，反鐵電層316中的電子/電洞對408的極化對準410具有隨機極化對準（或非極化對準）。此意謂反鐵電層316中的電子/電洞對408並不沿特定極化方向對準。
為了將非揮發性記憶胞結構318轉換至抹除狀態406，將小的負閘極電壓（例如，在大於0伏特至大致2伏特範圍內的-V G）施加至字元線導電結構302。0電壓（0伏特）可施加至選擇線導電結構308，且位元線導電結構306可接地。此使得非揮發性記憶胞結構318的通道層（例如，氧化物半導體層314）處於不導電狀態。字元線導電結構302及通道層上的小的負電壓的組合為不導電的，使得電子/電洞對408中的電荷載子及電洞電荷載子在反鐵電層316中隨機對準。
如上文所指出，圖4A及圖4B作為實例而提供。其他實例可不同於關於圖4A及圖4B所描述的實例。
圖5A及圖5B為本文所描述的非揮發性記憶胞結構318的操作特性的實例實施的圖。非揮發性記憶胞結構318經組態以在非揮發性記憶胞結構318的操作期間選擇性地在程式化狀態400與抹除狀態406之間轉換。
圖5A示出非揮發性記憶胞結構318的反鐵電層316中的極化方向502隨能量504而改變的實例實施500。換言之，實例實施500示出改變非揮發性記憶胞結構318的反鐵電層316的極化方向502所需的能階。
如圖5A中所繪示，當非揮發性記憶胞結構318處於抹除狀態406時，反鐵電層316的極化在集中極化方向502處或附近，此意謂反鐵電層316的極化為隨機的或非極化的。
如圖5A中進一步示出，程式化狀態400下及抹除狀態406下的能階相對較低，且改變反鐵電層316的極化方向502以在程式化狀態400與抹除狀態406之間轉換所需的能量504亦相對較低（例如，相對於鐵電層中的相反的完全極化對準狀態之間的轉換）。此歸因於集中極化方向502處或附近的能量504的下降，其並不出現於鐵電材料中。在鐵電材料中，集中極化方向502處或附近的能量504甚至高於程式化狀態與抹除狀態之間的轉換。此意謂相對於反鐵電層316中的程式化狀態400及抹除狀態406，鐵電材料中的程式化狀態與抹除狀態之間的轉換更難以達成。
圖5B示出遲滯曲線的實例實施506，繪示極化508在非揮發性記憶胞結構318的閘極電壓512的操作範圍中的遲滯。如圖5B中所繪示，極化508在非揮發性記憶胞結構318的抹除狀態406附近迅速下降，此指示抹除狀態406附近較少的遲滯。此指示非揮發性記憶胞結構318呈現強且穩定的抹除操作。此與包括鐵電層的非揮發性記憶胞結構的更長極化下降形成對比，所述更長極化下降將另外指示弱擦除操作。
如上文所指出，圖5A及圖5B作為實例而提供。其他實例可不同於關於圖5A及圖5B所描述的實例。
圖6為本文所描述的非揮發性記憶胞結構318的操作特性的實例實施600的圖。沿非揮發性記憶胞結構318中所包括的反鐵電層316的反鐵電行為的光譜，在更多鐵電行為602與更多反鐵電行為604之間示出操作特性的範圍。特別地，在非揮發性記憶胞結構318的反鐵電層316中的鋯的離散濃度下示出範圍操作特性，包括低端濃度606、中間濃度608以及高端濃度610。操作特性包括抹除操作的臨限電壓（例如，閘極臨限電壓612）、以伏特（V）為單位的記憶窗口614以及抹除操作的汲極電壓616。
如圖6中所繪示，臨限電壓612隨著反鐵電層316中的鋯的濃度增加而增加。因此，將非揮發性記憶胞結構318轉換至抹除狀態406所需的臨限電壓612隨著反鐵電層316中的鋯的濃度增加而減小。此外，臨限電壓612的變化隨著反鐵電層316中的鋯的濃度增加而減小，此指示非揮發性記憶胞結構318的操作中的增大的控制及增大的精確度。
如圖6中所繪示，記憶窗口614隨著反鐵電層316中的鋯的濃度增加而增加。記憶窗口614是基於非揮發性記憶胞結構318的程式化操作及抹除操作的汲極電流/閘極電壓曲線。特別地，記憶窗口614是基於程式化操作及抹除操作的臨限電壓的差（其沿程式化操作及抹除操作的汲極電流/閘極電壓曲線出現）。此外，記憶窗口614中的變化隨著反鐵電層316中的鋯的濃度增加而減小，指示非揮發性記憶胞結構318的操作中的增大的控制及增大的精確度。
如圖6中所繪示，汲極電壓616隨著反鐵電層316中的鋯的濃度增加而增加。此外，汲極電壓616的變化隨著反鐵電層316中的鋯的濃度增加而減小，指示非揮發性記憶胞結構318的操作中的增大的控制及增大的精確度。
如上文所指示，圖6僅作為實例而提供。其他實例可不同於關於圖6所描述的實例。
圖7A至圖7L為形成本文所描述的非揮發性記憶陣列結構300的實例實施700的圖。在一些實施中，結合圖7A至圖7L描述的一個或多個操作可藉由一個或多個半導體處理機台執行，諸如半導體處理機台102至半導體處理機台112中的一者或多者。在一些實施中，結合圖7A至圖7L描述的一個或多個操作可藉由除半導體處理機台102至半導體處理機台112外的一個或多個半導體處理機台執行。
如圖7A中所繪示，層堆疊702可形成（例如）於基底上。層堆疊702可包括導電層704與隔離層706的多個交替層。沈積機台102及/或鍍覆機台112可使用CVD技術、PVD技術、ALD技術、電鍍技術、上文結合圖1所描述的另一沈積技術及/或除如上文結合圖1所描述的沈積技術外的沈積技術來沈積導電層704。在一些實施中，平坦化機台110可執行CMP操作以在沈積導電層704之後平坦化導電層704。沈積機台102可使用磊晶技術、CVD技術、PVD技術、ALD技術、上文結合圖1所描述的另一沈積技術及/或除如上文結合圖1所描述的沈積技術外的沈積技術來沈積隔離層706。在一些實施中，平坦化機台110可執行CMP操作以平坦化隔離層706。
如圖7B中所繪示，可自導電層704與隔離層706的多個交替層移除層堆疊702的部分以形成列堆疊708。各列堆疊708可包括字元線導電結構302（對應於導電層704）與隔離層304（對應於隔離層706）的多個交替層。多個列堆疊708可間隔開以使得間隙710包含於鄰近列堆疊708之間。
在一些實施中，光阻層中的圖案用於形成列堆疊708。在此等實施中，沈積機台102在層堆疊702的最頂部層上形成光阻層。曝光機台104將光阻層曝光至輻射源以將光阻層圖案化。顯影器機台106顯影且移除光阻層的部分以曝光圖案。蝕刻機台108蝕刻至層堆疊702中以形成列堆疊708。在一些實施中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一類型的蝕刻技術。在一些實施中，光阻移除機台移除光阻層的剩餘部分（例如，使用化學剝離劑、電漿灰化及/或另一技術）。在一些實施中，硬罩幕層用作用於基於圖案形成列堆疊708的替代技術。
如圖7C中所繪示，反鐵電層316可沈積於列堆疊708的相對側上。沈積機台102可使用磊晶技術、CVD技術、PVD技術、ALD技術、上文結合圖1所描述的另一沈積技術及/或除如上文結合圖1所描述的沈積技術外的沈積技術來沈積反鐵電層316。在一些實施中，沈積機台102將反鐵電層316作為連續共形層沈積於列堆疊708的側面及頂部上及列堆疊708之間的下方的基底上。蝕刻機台108接著執行回蝕操作以修整或移除共形層的在列堆疊708的頂部上及在列堆疊708之間的下方的基底上的部分，以在列堆疊708的側壁上形成反鐵電層316。
如圖7D中所繪示，氧化物半導體材料層712可沈積於反鐵電層316上以使得反鐵電層316位於列堆疊708的側壁與氧化物半導體材料層712之間。沈積機台102可使用磊晶技術、CVD技術、PVD技術、ALD技術、上文結合圖1所描述的另一沈積技術及/或除如上文結合圖1所描述的沈積技術外的沈積技術來沈積氧化物半導體材料層712。在一些實施中，沈積機台102將作為連續共形層的氧化物半導體材料層712沈積於列堆疊708的側面及頂部上及列堆疊708之間的下方的基底上。蝕刻機台108接著執行回蝕操作以修整或移除共形層的在列堆疊708的頂部上及在列堆疊708之間的下方的基底上的部分，以在列堆疊708的側壁上形成氧化物半導體材料層712。
如圖7E中所繪示，介電層714形成於氧化物半導體材料層712之間。沈積機台102可使用磊晶技術、CVD技術、PVD技術、ALD技術、上文結合圖1所描述的另一沈積技術及/或除如上文結合圖1所描述的沈積技術外的沈積技術來沈積介電層714。介電層714經形成使得反鐵電層316及氧化物半導體材料層712位於介電層714與列堆疊708之間。
如圖7F中所繪示，開口716形成為穿過氧化物半導體材料層712且穿過介電層714以形成隔離區310及氧化物半導體層314。在一些實施中，光阻層中的圖案用於形成開口716。在此等實施中，沈積機台102在非揮發性記憶陣列結構300上形成光阻層。曝光機台104將光阻層曝光至輻射源以將光阻層圖案化。顯影器機台106顯影且移除光阻層的部分以曝光圖案。蝕刻機台108蝕刻氧化物半導體材料層712及介電層714以形成開口716（且因此，隔離區310及氧化物半導體層314）。在一些實施中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一類型的蝕刻技術。在一些實施中，光阻移除機台移除光阻層的剩餘部分（例如，使用化學剝離劑、電漿灰化及/或另一技術）。在一些實施中，硬罩幕層用作用於基於圖案形成開口716的替代技術。
如圖7G中所繪示，隔離柱312可形成於開口716中。沈積機台102可使用磊晶技術、CVD技術、PVD技術、ALD技術、上文結合圖1所描述的另一沈積技術及/或除如上文結合圖1所描述的沈積技術外的沈積技術來沈積隔離柱312。在一些實施中，平坦化機台110可執行CMP操作以平坦化隔離柱312。
如圖7H中所繪示，開口718形成為穿過隔離區310。在一些實施中，光阻層722中的圖案720用於形成開口718。在此等實施中，沈積機台102在非揮發性記憶陣列結構300上形成光阻層722。曝光機台104將光阻層722曝光至輻射源形成圖案720光阻層。顯影器機台106顯影且移除光阻層722的部分以曝光圖案720。蝕刻機台108基於圖案720蝕刻隔離區310以形成開口718。在一些實施中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一類型的蝕刻技術。在一些實施中，光阻移除機台移除光阻層的剩餘部分（例如，使用化學剝離劑、電漿灰化及/或另一技術）。在一些實施中，硬罩幕層用作用於基於圖案形成開口718的替代技術。
如圖7I中所繪示，導電柱可形成於開口718中。舉例而言，位元線導電結構306可形成於開口718的子集中。作為另一實例，選擇線導電結構308可形成於開口718的另一子集中。沈積機台102及/或鍍覆機台112可使用CVD技術、PVD技術、ALD技術、電鍍技術、上文結合圖1所描述的另一沈積技術及/或除如上文結合圖1所描述的沈積技術外的沈積技術來沈積位元線導電結構306及選擇線導電結構308。在一些實施中，平坦化機台110可執行CMP操作以在沈積位元線導電結構306及選擇線導電結構308之後平坦化位元線導電結構306及選擇線導電結構308。
如圖7I中進一步繪示，非揮發性記憶陣列結構300可包括一個或多個非揮發性記憶胞結構318。各非揮發性記憶胞結構318可包括列堆疊708中的字元線導電結構302的一部分、鄰近於字元線導電結構302的位元線導電結構306的一部分、鄰近於字元線導電結構302且藉由隔離區310的一部分、氧化物半導體層314的一部分以及反鐵電層316的一部分與位元線導電結構306的部分分離的選擇線導電結構308的一部分。
如圖7J中所繪示，可形成非揮發性記憶陣列結構300的階梯區724。階梯區724可包括列堆疊708中的字元線導電結構302的延伸部分及隔離層304的延伸部分。沈積機台102及/或鍍覆機台112可使用CVD技術、PVD技術、ALD技術、電鍍技術、上文結合圖1所描述的另一沈積技術及/或除如上文結合圖1所描述的沈積技術外的沈積技術來沈積字元線導電結構302的延伸部分。沈積機台102可使用磊晶技術、CVD技術、PVD技術、ALD技術、上文結合圖1所描述的另一沈積技術及/或除如上文結合圖1所描述的沈積技術外的沈積技術來沈積隔離層304的延伸部分。
可形成階梯區724，使得延伸部分的長度自階梯區724的底部至階梯區724的頂部減小。舉例而言，最底部字元線導電結構302A的延伸區可形成為最大長度，最頂部字元線導電結構302 x的延伸區可形成為最小長度，且字元線導電結構302A至字元線導電結構302 x的延伸區的長度可自字元線導電結構302A至字元線導電結構302 x逐漸減小。
作為另一實例，最底部隔離層304A的延伸區可形成為最大長度，最頂部隔離層304 y的延伸區可形成為最小長度，且隔離層304A至隔離層304 y的延伸區的長度可自隔離層304A至隔離層304 y逐漸減小。
如圖7K中所繪示，通孔324A、通孔324B以及通孔324C可形成於非揮發性記憶陣列結構300中。導線322A、導線322B以及導線322C亦可形成於非揮發性記憶陣列結構300中。沈積機台102及/或鍍覆機台112可使用CVD技術、PVD技術、ALD技術、電鍍技術、上文結合圖1所描述的另一沈積技術及/或除如上文結合圖1所描述的沈積技術外的沈積技術來沈積通孔324A、通孔324B以及通孔324C。沈積機台102及/或鍍覆機台112可使用CVD技術、PVD技術、ALD技術、電鍍技術、上文結合圖1所描述的另一沈積技術及/或除如上文結合圖1所描述的沈積技術外的沈積技術來沈積導線322A、導線322B以及導線322C。
圖7L示出非揮發性記憶陣列結構300的沿圖7K中的線D-D的剖面圖。如圖7L中所繪示，通孔324C可以在字元線導電結構302與導線322C之間延伸。通孔324C可延伸穿過介電層726及蝕刻終止層728。
如上文所指示，圖7A至圖7L作為實例而提供。其他實例可不同於關於圖7A至圖7L所描述的實例。
圖8為用於形成本文所描述的反鐵電層316的沈積製程的實例實施800的圖。在一些實施中，結合圖8描述的一個或多個操作可藉由一個或多個半導體處理機台執行，諸如半導體處理機台102至半導體處理機台112中的一者或多者。在一些實施中，結合圖8描述的一個或多個操作可藉由除半導體處理機台102至半導體處理機台112外的一個或多個半導體處理機台執行。
圖8示出沈積製程隨時間802變化的多個處理操作。如圖8中所繪示，可以在沈積製程中執行多個依序沈積操作，包括第一ALD操作804，接著第二ALD操作806。可針對多個ALD循環808執行第一ALD操作804及第二ALD操作806（例如，直至達成反鐵電層316的足夠或所要厚度）。在執行多個ALD循環808之後，可執行回火操作810。
在其他例子中，第一ALD操作804、第二ALD操作806以及回火操作810可涉及使用各種化學品、載氣、前驅物及/或反應物氣體。舉例而言，氧前驅物812可包括水（H 2O）及/或另一類型的氧前驅物。作為另一實例，鉿前驅物814可包括四氯化鉿（HfCl 4）及/或另一類型的鉿前驅物。作為另一實例，鋯前驅物816可包括四氯化鋯（ZrCl 4）及/或另一類型的鋯前驅物。作為另一實例，氮氣（N 2）818可用作載氣。
第一ALD操作804可包括在持續時間820內將氧前驅物812引入至沈積機台102的供應管線中。載氣818隨後被使用持續時間822以提供氧前驅物812自沈積機台102的供應管線至處理腔室的流動。接著，在持續時間824內將鉿前驅物814引入至沈積機台102的供應管線中，且載氣818隨後被使用持續時間826以提供鉿前驅物814自沈積機台102的供應管線至處理腔室的流動。處理腔室中的氧前驅物812及鉿前驅物814反應以形成氧化鉿層（HfO x，諸如HfO 2）。自處理腔室移除來自反應的副產物。
第二ALD操作806可包括在持續時間828內將氧前驅物812引入至沈積機台102的供應管線中。載氣818隨後被使用持續時間830以提供氧前驅物812自沈積機台102的供應管線至處理腔室的流動。接著，在持續時間832內將鋯前驅物816引入至沈積機台102的供應管線中，且載氣818隨後被使用持續時間834以提供鋯前驅物816自沈積機台102的供應管線至處理腔室的流動。處理腔室中的氧前驅物812及鋯前驅物816反應以形成氧化鋯層（ZrO x，諸如ZrO 2）。自處理腔室移除來自反應的副產物。
可針對多個ALD循環808執行第一ALD操作804及第二ALD操作806以形成氧化鉿層與氧化鋯層的交替配置。回火操作810可包括在持續時間836內將氧前驅物812引入至沈積機台102的供應管線中。載氣818隨後被使用持續時間838以提供氧前驅物812自沈積機台102的供應管線至處理腔室的流動。在處理腔室中點燃電漿，其中來自氧前驅物812的氧離子用於回火氧化鉿層與氧化鋯層的交替配置，此導致用於反鐵電層316的單層結構的形成。
如上文所指示，圖8作為實例而提供。其他實例可不同於關於圖8所描述的實例。
圖9A及圖9B為形成本文所描述的反鐵電層316的實例實施900的圖。如圖9A中所繪示，形成反鐵電層316可包括形成奈米片堆疊。舉例而言，奈米片堆疊可藉由執行上文結合圖8所描述的沈積製程形成。
形成奈米片堆疊可包括形成（例如，在ALD操作804中）多個奈米片902A至奈米片902 n及形成（例如，在ALD操作806中）與第一多個奈米片902A至奈米片902 n交替的多個奈米片904A至奈米片904 m。舉例而言，沈積機台102可以在第一ALD循環808中執行第一ALD操作804以形成奈米片902A。沈積機台102可以在第一ALD循環808中執行第二ALD操作806以在奈米片902A上形成奈米片904A。沈積機台102可以在第二ALD循環808中執行第一ALD操作804以在奈米片904A上形成奈米片902B。沈積機台102可以在第二ALD循環808中執行第二ALD操作806以在奈米片902B上形成奈米片904B。沈積機台102可繼續執行額外ALD循環808以形成奈米片堆疊。
多個奈米片902A至奈米片902 n可包括氧化鉿（HfO x）奈米片，且多個奈米片904A至奈米片904 m可包括氧化鋯（ZrO x）奈米片。為獲得反鐵電層316中氧化鋯相對於氧化鉿的更高濃度，ALD操作806的持續時間可相對於ALD操作804的持續時間更大。因此，多個奈米片904A至奈米片904 m的厚度可相對於多個奈米片902A至奈米片902 n的厚度更大。反鐵電層316中氧化鋯相對於氧化鉿的更大濃度使得能夠實現反鐵電層316的反鐵電特性。因此，在其他例子中，反鐵電層316為單層結構906，所述單層結構包括多種材料，諸如氧化鉻鋯（HfZrO）。
如圖9B中所繪示，多個奈米片902A至奈米片902 n與多個奈米片904A至多個奈米片904 m的奈米片堆疊可轉換成單層結構906。沈積機台102可執行回火操作810以使多個奈米片902A至奈米片902 n以及多個奈米片904A至奈米片904 m擴散至反鐵電層316中的單層結構906中。
如上文所指出，圖9A及圖9B作為實例而提供。其他實例可不同於關於圖9A及圖9B所描述的實例。舉例而言，相較於形成奈米片堆疊及回火奈米片堆疊以形成單層結構，反鐵電層316可沈積（例如，使用CVD技術）為單層結構，如上文結合圖8所描述。
圖10為本文所描述的實例元件1000的一部分的圖。元件1000包括記憶體元件（例如，靜態隨機存取記憶體（static random access memory；SRAM）、動態隨機存取記憶體（dynamic random access memory；DRAM））、邏輯元件、處理器、輸入/輸出元件或包括一個或多個電晶體的另一類型的半導體元件的實例。
元件1000包括基底1002及形成於基底1002上方的一個或多個鰭形結構1004。在其他例子中，元件1000包括一個或多個堆疊層，包括介電層1006、介電層1008、蝕刻終止層（etch stop layer；ESL）1008、介電層1010、ESL 1012、介電層1014、ESL 1016、介電層1018、ESL 1020、介電層1022、ESL 1024以及介電層1026。包括將元件1000的各種結構電隔離的介電層1006、介電層1010、介電層1014、介電層1018、介電層1022以及介電層1026。介電層1006、介電層1010、介電層1014、介電層1018、介電層1022以及介電層1026包括氮化矽（SiN x）、氧化物（例如，氧化矽（SiO x）及/或另一氧化物材料）及/或另一類型的介電材料。ESL 1008、ESL 1012、ESL 1016、ESL 1020、ESL 1024包括材料層，所述材料層經組態以准許選擇性地刻蝕元件1000的各種部分（包括於其中的層）或保護其免於蝕刻，以形成包括於元件1000中的結構中的一者或多者。
如圖10中進一步繪示，元件1000包括生長及/或以其他方式形成於鰭形結構1004的部分上及/或周圍的多個磊晶（epitaxial/epi）區1028。磊晶區1028藉由磊晶生長形成。在一些實施中，磊晶區1028形成於鰭形結構1004中的凹入部分中。凹入部分可藉由鰭形結構1004的應變源極汲極（strained source drain；SSD）蝕刻及/或另一類型的蝕刻操作來形成。磊晶區1028充當包括於元件1000中的電晶體的源極或汲極區。
磊晶區1028電性連接至包括於元件1000中的電晶體的金屬源極或汲極接點1030。金屬源極或汲極接點（MD或CA）1030包括鈷（Co）、釕（Ru）及/或另一導電材料或金屬材料。電晶體更包括閘極1032（MG），所述閘極由多晶矽材料、金屬（例如，鎢（W）或另一金屬）及/或另一類型的導電材料形成。金屬源極或汲極接點1030與閘極1032藉由一個或多個側壁間隔物電隔離，所述一個或多個側壁間隔物包括在金屬源極或汲極接點1030的各側中的間隔物1034及在閘極1032的各側上的間隔物1036。間隔物1034及間隔物1036包括氧化矽（SiO x）、氮化矽（SiXN y）、碳氧化矽（SiOC）、氧碳氮化矽（SiOCN）及/或另一合適的材料。在一些實施中，自源極或汲極接點1030的側壁省略間隔物1034。
如圖10中進一步繪示，金屬源極或汲極接點1030及閘極1032電性連接至一種或多種類型的內連線。內連線將元件1000的電晶體電性連接及/或將電晶體電性連接至元件1000的其他區域及/或構件。在一些實施中，內連線將電晶體電性連接至元件1000的後段製程（back end of line；BEOL）區。
金屬源極或汲極接點1030電性連接至源極或汲極內連線1038（例如，源極/汲極通孔或VD）。閘極1032中的一者或多者電性連接至閘極內連線1040（例如，閘極通孔或VG）。內連線1038及內連線1040包括導電材料，諸如鎢、鈷、釕、銅及/或另一類型的導電材料。在一些實施中，閘極1032藉由閘極接點1042（CB或MP）電性連接至閘極內連線1040以減小閘極1032與閘極內連線1040之間的接觸電阻。閘極接點1042包括鎢（W）、鈷（Co）、釕（Ru）、鈦（Ti）、鋁（Al）、銅（Cu）或金（Au），以及導電材料的其他實例。
如圖10中進一步繪示，內連線1038及內連線1040電性連接至多個BEOL層，各自包括一個或多個金屬化層及/或通孔。作為實例，內連線1038及內連線1040可電性連接至包括導電結構1044及導電結構1046的M0金屬化層。M0金屬化層電性連接至包括通孔1048及通孔1050的V0通孔層。V0通孔層電性連接至包括導電結構1052及導電結構1054的M1金屬化物。在一些實施中，元件1000的BEOL層包括將元件1000連接至封裝的額外金屬化層及/或通孔。
包括於其中的非揮發性記憶陣列結構300及/或一個或多個非揮發性記憶胞結構318可包含於元件1000的一個或多個層中及/或一個或多個區中。舉例而言，非揮發性記憶陣列結構300及/或一個或多個非揮發性記憶胞結構318可包括於元件1000的BEOL層中的一者或多者中。在此等實例中，非揮發性記憶陣列結構300及/或一個或多個非揮發性記憶胞結構318可包括於元件1000的BEOL區中的介電層1010、介電層1014、介電層1018、介電層1022、介電層1026及/或另一介電層中的一者或多者中。此外，非揮發性記憶陣列結構300及/或一個或多個非揮發性記憶胞結構318可與元件1000的BEOL區中的導電結構1044、導電結構1046、導電結構1052、導電結構1054及/或另一導電結構中的一者或多者電性連接；及/或可與元件1000的BEOL區中的通孔1048、通孔1050及/或另一通孔中的一者或多者電性連接。
如上文所指示，圖10作為實例而提供。其他實例可不同於關於圖10所描述的實例。
圖11為本文所描述的元件1100的實例構件的圖。在一些實施中，半導體處理機台102至半導體處理機台112及/或晶圓/晶粒運輸機台114中的一者或多者可包括一個或多個元件1100及/或元件1100的一個或多個構件。如圖11中所繪示，元件1100可包括匯流排1110、處理器1120、記憶體1130、輸入構件1140、輸出構件1150以及通訊構件1160。
匯流排1110可包括實現元件1100的構件之間的有線及/或無線通訊的一個或多個構件。匯流排1110可諸如經由操作耦合、通訊耦合、電子耦合及/或電耦合將圖11的兩個或大於兩個構件耦合在一起。處理器1120可包括中央處理單元、圖形處理單元、微處理器、控制器、微控制器、數位信號處理器、現場可程式邏輯閘陣列、特殊應用積體電路及/或另一類型的處理構件。處理器1120以硬體、韌體或硬體與軟體的組合實施。在一些實施中，處理器1120可包括能夠經程式化以執行本文在別處所描述的一個或多個操作或製程的一個或多個處理器。
記憶體1130可包括揮發性及/或非揮發性記憶體。舉例而言，記憶體1130可包括隨機存取記憶體（隨機存取記憶體；RAM）、唯讀記憶體（read only memory；ROM）、硬碟機及/或另一類型的記憶體（例如，快閃記憶體、磁性記憶體及/或光記憶體）。記憶體1130可包括內部記憶體（例如，RAM、ROM或硬碟機）及/或可移除記憶體（例如，可經由通用串列匯流排連接移除）。記憶體1130可為非暫時性電腦可讀媒體。記憶體1130儲存與元件1100的操作相關的資訊、指令及/或軟體（例如，一個或多個軟體應用程式）。在一些實施中，記憶體1130可包括諸如經由匯流排1110耦合至一個或多個處理器（例如，處理器1120）的一個或多個記憶體。
輸入構件1140使得元件1100能夠接收輸入，諸如使用者輸入及/或所感測輸入。舉例而言，輸入構件1140可包括觸控式螢幕、鍵盤、小鍵盤、滑鼠、按鈕、麥克風、開關、感測器、全球定位系統感測器、加速計、陀螺儀及/或致動器。輸出構件1150使得元件1100能夠諸如經由顯示器、揚聲器及/或發光二極體提供輸出。通訊構件1160使得元件1100能夠經由有線連接及/或無線連接與其他元件通訊。舉例而言，通訊構件1160可包括接收器、傳輸器、收發器、數據機、網路介面卡及/或天線。
元件1100可執行本文中所描述的一個或多個操作或製程。舉例而言，非暫時性電腦可讀媒體（例如，記憶體1130）可儲存一組指令（例如，一個或多個指令或程式碼）以供處理器1120執行。處理器1120可執行所述組指令以執行本文所描述的一個或多個操作或製程。在一些實施中，所述組指令藉由一個或多個處理器1120的執行使一個或多個處理器1120及/或元件1100執行本文所描述的一個或多個操作或製程。在一些實施中，固線式電路系統用於替代指令或與指令組合使用以執行本文所描述的一個或多個操作或製程。另外或替代地，處理器1120可經組態以執行本文所描述的一個或多個操作或製程。因此，本文所描述的實施不限於硬體電路系統與軟體的任何特定組合。
圖11中所繪示的構件的數目及配置作為實例而提供。與圖11中所繪示的構件相比，元件1100可包括額外構件、較少構件、不同構件或以不同方式配置的構件。另外或替代地，元件1100的一組構件（例如，一個或多個構件）可執行描述為由元件1100的另一組構件執行的一個或多個功能。
圖12為與形成反鐵電非揮發性記憶陣列相關聯的實例製程1200的流程圖。在一些實施中，圖12的一個或多個製程區塊藉由一個或多個半導體處理機台（例如，半導體處理機台102至半導體處理機台112中的一者或多者）執行。另外或可替代地，圖12的一個或多個製程區塊可藉由元件1100的一個或多個構件執行，諸如處理器1120、記憶體1130、輸入構件1140、輸出構件1150及/或通訊構件1160。
如圖12中所繪示，製程1200可包括形成包含多個交替層的層堆疊（區塊1210）。舉例而言，半導體處理機台102至半導體處理機台112中的一者或多者可形成包括多個交替層的層堆疊702，如上文所描述。在一些實施中，多個交替層包括多個導電層704及多個隔離層706。
如圖12中進一步繪示，製程1200可包括移除層堆疊的一個或多個部分以形成列堆疊（區塊1220）。舉例而言，半導體處理機台102至半導體處理機台112中的一者或多者可移除層堆疊702的一個或多個部分以形成列堆疊708，如上文所描述。
如圖12中進一步繪示，製程1200可包括在列堆疊的一側上形成反鐵電層（區塊1230）。舉例而言，半導體處理機台102至半導體處理機台112中的一者或多者可以在列堆疊708的一側上形成反鐵電層316，如上文所描述。
如圖12中進一步繪示，製程1200可包括鄰近於反鐵電層形成氧化物半導體層（區塊1240）。舉例而言，半導體處理機台102至半導體處理機台112中的一者或多者可形成鄰近於反鐵電層316的氧化物半導體層314，如上文所描述。
如圖12中進一步繪示，製程1200可包括鄰近於氧化物半導體層形成多個導電柱（區塊1250）。舉例而言，半導體處理機台102至半導體處理機台112中的一者或多者可鄰近於氧化物半導體層314形成多個導電柱（例如，位元線導電結構306、選擇線導電結構308），如上文所描述。
製程1200可包括額外實施，諸如任何單一實施或下文描述及/或結合本文中在別處描述的一個或多個其他製程的實施的任何組合。
在第一實施中，製程1200包括鄰近於氧化物半導體層314形成介電層714，形成穿過氧化物半導體層314且穿過介電層714的多個開口716，及在多個開口716中形成多個隔離柱312，其中多個隔離柱312中的隔離柱312位於多個導電柱中的至少兩者之間。
在第二實施中，單獨或結合第一實施，形成多個導電柱包括鄰近於氧化物半導體層314形成介電層714，形成穿過介電層714的多個開口718，及在多個開口中形成多個導電柱。
在第三實施中，單獨或結合第一實施及第二實施中的一者或多者，形成反鐵電層316包括形成奈米片堆疊，所述奈米片堆疊包括第一多個奈米片902A至奈米片902 n以及與第一多個奈米片902A至奈米片902 n交替的第二多個奈米片904A至奈米片904 m。
在第四實施中，單獨或結合第一實施至第三實施中的一者或多者，形成反鐵電層316包括執行回火操作以使得第一多個奈米片902A至奈米片902n以及第二多個奈米片904A至奈米片904 m擴散至反鐵電層316中的單層結構906中。
在第五實施中，單獨或結合第一實施至第四實施中的一者或多者，形成奈米片堆疊包括執行多個ALD循環，所述多個ALD循環包括第一ALD操作及第二ALD操作，在所述第一ALD操作中，沈積第一多個奈米片902A至奈米片902 n中的奈米片，在所述第二ALD操作中，第二多個奈米片904A至奈米片904 m中的奈米片沈積於第一多個奈米片902A至奈米片902 n中的奈米片上。
在第六實施中，單獨或結合第一實施至第五實施中的一者或多者，執行第一ALD操作包括使用含鉿前驅物沈積第一多個奈米片902A至奈米片902 n中的奈米片。
在第七實施中，單獨或結合第一實施至第六實施中的一者或多者，執行第二ALD操作包括使用含鋯前驅物沈積第二多個奈米片904A至奈米片904 m中的奈米片。
在第八實施中，單獨或結合第一實施至第七實施中的一者或多者，第二ALD操作的持續時間大於第一ALD操作的持續時間。
儘管圖12繪示製程1200的實例區塊，但在一些實施中，製程1200包括與圖12中描繪的區塊相比的額外區塊、較少區塊、不同區塊或以不同方式配置的區塊。另外或替代地，可並行執行製程1200的區塊中的兩者或大於兩者。
以此方式，記憶胞的反FeFET包括反鐵電層而非鐵電層。反鐵電層包括具有反鐵電特性的一種或多種材料，諸如具有有序（結晶）電偶極陣列，其中相較於使偶極均指向鐵電材料中的相同方向，鄰近偶極在相反（反向平行）方向上被定向。反鐵電層可基於程式化狀態及抹除狀態操作，其中反鐵電層分別處於完全極化對準及非極化對準（隨機極化狀態）。此使得反FeFET中的反鐵電層能夠相對於基於在兩個相反的完全極化狀態之間切換而操作的鐵電材料層為反FeFET的抹除操作（例如，其中反FeFET自程式化狀態切換或轉換至抹除狀態）提供更陡/更大的電壓降。
如上文更詳細地描述，本文所描述的一些實施提供一種非揮發性記憶胞結構。非揮發性記憶胞結構包括位元線導電結構。非揮發性記憶胞結構包括選擇線導電結構。非揮發性記憶胞結構包括在位元線導電結構與選擇線導電結構之間延伸的通道層。非揮發性記憶胞結構包括鄰近於通道層的反鐵電層，其中通道層位於反鐵電層與位元線導電結構之間及位於反鐵電層與選擇線導電結構之間。非揮發性記憶胞結構包括鄰近於反鐵電層的字元線導電結構，其中反鐵電層位於字元線導電結構與通道層之間。
如上文更詳細地描述，本文所描述的一些實施提供一種方法。方法包括形成包括多個交替層的層堆疊，其中多個交替層包括多個導電層及多個隔離層。方法包括移除層堆疊的一個或多個部分以形成列堆疊。方法包括在列堆疊的一側上形成反鐵電層。方法包括鄰近於反鐵電層形成氧化物半導體層。方法包括鄰近於氧化物半導體層形成多個導電柱。
如上文更詳細地描述，本文所描述的一些實施提供一種反鐵電記憶陣列。反鐵電記憶陣列包括配置於第一方向上的多個字元線導電結構。反鐵電記憶陣列包括配置於大致垂直於第一方向的第二方向上的多個位元線導電結構及多個選擇線導電結構。反鐵電記憶陣列包括位於多個字元線導電結構與多個位元線導電結構之間及位於多個字元線導電結構與多個選擇線導電結構之間的反鐵電層。反鐵電記憶陣列包括位於反鐵電層與多個位元線導電結構之間及位於反鐵電層與多個選擇線導電結構之間的多個氧化物半導體層。
前文概述若干實施例的特徵，使得所屬領域中具通常知識者可更佳地理解本揭露的態樣。所屬領域中具通常知識者應瞭解，其可容易地使用本揭露作為設計或修改用於進行本文中所引入的實施例的相同目的及/或實現相同優點的其他製程及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域中具通常知識者可以在不脫離本揭露的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
100:實例環境 102:沈積機台 104:曝光機台 106:顯影器機台 108:蝕刻機台 110:平坦化機台 112:鍍覆機台 114:晶圓/晶粒運輸機台 200:非揮發性記憶陣列電路 202:非揮發性記憶胞 204:反FeFET 206:字元線 208:位元線 210:選擇線 300:非揮發性記憶陣列結構 302、302A、302B、302C…302 x:字元線導電結構 304、304A、304B、304C…304 y、706:隔離層 306:位元線導電結構 308:選擇線導電結構 310:隔離區 312:隔離柱 314:氧化物半導體層 316:反鐵電層 318:非揮發性記憶胞結構 320:電流路徑 322A、322B、322C:導線 324A、324B、324C:通孔 400:程式化狀態 402、408:電子/電洞對 404、410:極化對準 406:抹除狀態 500、506、600、700、800、900:實例實施 502:極化方向 504:能量 508:極化 512:閘極電壓 602:鐵電行為 604:反鐵電行為 606:低端濃度 608:中間濃度 610:高端濃度 612:閘極臨限電壓 614:記憶窗口 616:汲極電壓 702:層堆疊 704:導電層 708:列堆疊 710:間隙 712:氧化物半導體材料層 714、726、1006、1010、1014、1018、1022、1026:介電層 716、718:開口 720:圖案 722:光阻層 724:階梯區 728、1008、1012、1016、1020、1024:蝕刻終止層 802:時間 804:第一ALD操作 806:第二ALD操作 808:ALD循環 810:回火操作 812:氧前驅物 814:鉿前驅物 816:鋯前驅物 818:氮氣/載氣 820、822、824、826、828、830、832、834、836、838:持續時間 902A、902B…902 n、904A、904B…904 m:奈米片 906:單層結構 1000、1100:元件 1002:基底 1004:鰭形結構 1028:磊晶區 1030:金屬源極或汲極接點 1032:閘極 1034、1036:間隔物 1038:源極或汲極內連線 1040:閘極內連線 1042:閘極接點 1044、1046、1052、1054:導電結構 1048、1050:通孔 1110:匯流排 1120:處理器 1130:記憶體 1140:輸入構件 1150:輸出構件 1160:通訊構件 1200:製程 1210、1220、1230、1240、1250:區塊 A-A、B-B、C-C、D-D:線
當結合隨附圖式閱讀時，將自以下詳細描述最佳地理解本揭露的態樣。應指出，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，出於論述的清楚起見，可任意增加或減小各種特徵的尺寸。 圖1為可以在其中實施本文中所描述的系統及/或方法的實例環境的圖。 圖2為本文所描述的實例非揮發性記憶陣列電路的圖。 圖3A至圖3E為本文所描述的實例非揮發性記憶陣列結構的圖。 圖4A及圖4B為本文所描述的非揮發性記憶胞結構的記憶胞狀態的實例實施的圖。 圖5A及圖5B為本文所描述的非揮發性記憶胞結構的操作特性的實例實施的圖。 圖6為本文中所描述的非揮發性記憶胞結構的操作特性範圍的實例實施的圖。 圖7A至圖7L為形成本文所描述的非揮發性記憶陣列結構的實例實施的圖。 圖8為用於形成本文所描述的反鐵電層的沈積製程的實例實施的圖。 圖9A及圖9B為形成本文所描述的反鐵電層的實例實施的圖。 圖10為本文所描述的實例元件的一部分的圖。 圖11為本文所描述的元件的實例構件的圖。 圖12為與形成反鐵電非揮發性記憶陣列相關聯的實例製程的流程圖。
400:程式化狀態
318:非揮發性記憶胞結構
306:位元線導電結構
310:隔離區
308:選擇線導電結構
314:氧化物半導體層
316:反鐵電層
404:極化對準
402:電子/電洞對
302:字元線導電結構

Claims (20)

  1. 一種非揮發性記憶胞結構，包括： 位元線導電結構； 選擇線導電結構； 通道層，在所述位元線導電結構與所述選擇線導電結構之間延伸； 反鐵電層，鄰近於所述通道層， 其中所述通道層位於所述反鐵電層與所述位元線導電結構之間以及所述反鐵電層與所述選擇線導電結構之間；以及 字元線導電結構，鄰近於所述反鐵電層， 其中所述反鐵電層位於所述字元線導電結構與所述通道層之間。
  2. 如請求項1所述的非揮發性記憶胞結構，其中所述反鐵電層包括包含鋯（Zr）的材料；以及 其中所述反鐵電層中的所述鋯的濃度包括於大致50%至大致80%的範圍內。
  3. 如請求項1所述的非揮發性記憶胞結構，其中所述反鐵電層為包括多種材料的單層結構；以及 其中所述非揮發性記憶胞結構包括： 介電區，位於所述位元線導電結構與所述選擇線導電結構之間， 其中所述通道層鄰近於所述介電區。
  4. 如請求項1所述的非揮發性記憶胞結構，其中所述非揮發性記憶胞結構經組態以選擇性地在程式化狀態與抹除狀態之間轉換； 其中，在所述程式化狀態下，所述非揮發性記憶胞結構經組態以在所述反鐵電層具有特定極化對準的第一極化狀態下操作；以及 其中，在所述抹除狀態下，所述非揮發性記憶胞結構經組態以在所述反鐵電層具有隨機極化對準的第二極化狀態下操作。
  5. 如請求項1所述的非揮發性記憶胞結構，其中所述反鐵電層包括鉿（Hf）與鋯（Zr）的組合；以及 其中所述反鐵電層中的所述鋯的濃度大於所述反鐵電層中的所述鉿的濃度。
  6. 如請求項1所述的非揮發性記憶胞結構，其中所述反鐵電層包括鉿（Hf）與以下之中的至少一者的組合： 鋁（Al）， 鑭（Le）， 鈰（Ce）， 釓（Gd），或 矽（Si）。
  7. 如請求項1所述的非揮發性記憶胞結構，其中所述反鐵電層的厚度包括於大致2奈米至大致20奈米的範圍內。
  8. 一種方法，包括： 形成包括多個交替層的層堆疊， 其中所述多個交替層包括： 多個導電層，以及 多個隔離層； 移除所述層堆疊的一個或多個部分以形成列堆疊； 在所述列堆疊的一側上形成反鐵電層； 鄰近於所述反鐵電層形成氧化物半導體層；以及 鄰近於所述氧化物半導體層形成多個導電柱。
  9. 如請求項8所述的方法，更包括： 鄰近於所述氧化物半導體層形成介電層； 形成穿過所述氧化物半導體層及穿過所述介電層的多個開口；以及 在所述多個開口中形成多個隔離柱， 其中所述多個隔離柱中的隔離柱位於所述多個導電柱中的至少兩者之間。
  10. 如請求項8所述的方法，其中形成所述多個導電柱包括： 鄰近於所述氧化物半導體層形成介電層； 形成穿過所述介電層的多個開口；以及 在所述多個開口中形成所述多個導電柱。
  11. 如請求項8所述的方法，其中形成所述反鐵電層包括： 形成奈米片堆疊，所述奈米片堆疊包括第一多個奈米片及與所述第一多個奈米片交替的第二多個奈米片。
  12. 如請求項11所述的方法，其中形成所述反鐵電層包括： 執行回火操作以使得所述第一多個奈米片及所述第二多個奈米片擴散至所述反鐵電層中的單層結構中。
  13. 如請求項11所述的方法，其中形成所述奈米片堆疊包括： 執行多個原子層沈積（ALD）循環，所述多個原子層沈積循環包括： 第一ALD操作，以沈積所述第一多個奈米片中的奈米片，以及 第二ALD操作，以將所述第二多個奈米片中的奈米片沈積於所述第一多個奈米片中的所述奈米片上。
  14. 如請求項13所述的方法，其中執行所述第一ALD操作包括： 使用含鉿前驅物沈積所述第一多個奈米片中的所述奈米片。
  15. 如請求項14所述的方法，其中執行所述第二ALD操作包括： 使用含鋯前驅物沈積所述第二多個奈米片中的所述奈米片。
  16. 請求項15所述的方法，其中所述第二ALD操作的持續時間大於所述第一ALD操作的持續時間。
  17. 一種反鐵電記憶陣列結構，包括： 多個字元線導電結構，配置於第一方向上； 多個位元線導電結構及多個選擇線導電結構，配置於大致垂直於所述第一方向的第二方向上； 反鐵電層，位於所述多個字元線導電結構與所述多個位元線導電結構之間以及所述多個字元線導電結構與所述多個選擇線導電結構之間；以及 多個氧化物半導體層，位於所述反鐵電層與所述多個位元線導電結構之間及所述反鐵電層與所述多個選擇線導電結構之間。
  18. 如請求項17所述的反鐵電記憶陣列結構，其中所述反鐵電記憶陣列的多個反鐵電場效電晶體（反FeFET）中的每一者包括： 所述多個字元線導電結構中的字元線導電結構的一部分； 所述多個位元線導電結構中的位元線導電結構的一部分； 所述多個選擇線導電結構中的選擇線導電結構的一部分； 所述反鐵電層的一部分；以及 所述多個氧化物半導體層中的氧化物半導體層的一部分。
  19. 如請求項17所述的反鐵電記憶陣列結構，其中所述反鐵電層包括包含鉿（Hf）與以下之中的至少一者的組合的氧化物材料： 鋁（Al）， 鑭（Le）， 鈰（Ce）， 釓（Gd），或 矽（Si）。
  20. 如請求項17所述的反鐵電記憶陣列結構，其中所述反鐵電層包括鉿（Hf）與鋯（Zr）的組合；以及 其中所述反鐵電層中的所述鋯的濃度大於所述反鐵電層中的所述鉿的濃度。
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