TW202410224A - 半導體封裝結構 - Google Patents

Abstract

本發明提供一種半導體封裝結構。所述半導體封裝結構包括第一重分佈結構、SoC結構、記憶體結構、第一電子元件及第一封膠層。所述第一重分佈結構具有第一側及相對於第一側之第二側。所述SoC結構位於第一重分佈結構之第一側上。所述記憶體結構相鄰於SoC結構，且其位於第一重分佈結構之第一側上。所述第一電子元件位於第一重分佈結構之第二側上，且其電性連接於SoC結構或記憶體結構中至少之一者。所述第一封膠層封膠第一電子元件。另外，第一電子元件包括半導體電容器結構或電壓轉換器。

Description

半導體封裝結構

本發明所揭示內容是關於一種半導體封裝結構；特別是，該半導體封裝結構包括至少一個電子元件，該電子元件與SoC結構和記憶體結構封裝在一起。該SoC結構包括系統單晶片(System on a Chip)或系統晶片(System-of-Chip)。系統晶片之特徵在於具有堆疊的小晶片或是3D小晶片。透過利用所選的封裝電子元件，整體封裝結構可以提供與所選電子元件相對應的高性能能力。

半導體封裝結構是指將半導體元件封裝在保護外殼內，以保護其免於受到外部損害，並且便於將其整合至電子系統當中的過程。用於DRAM(動態隨機存取記憶體)的封裝結構通常包括一個包含記憶體單元之矽晶粒被安裝在導線架或是基板上。該晶片接著被密封在塑膠或陶瓷封裝中，以提供對濕氣、灰塵和其他環境因素的保護。該封裝還包括接腳或墊片，使DRAM能與電子系統中的其他元件間形成電性連接。

本發明在一種例示的態樣中，提出一種半導體封裝結構。所述半導體封裝結構包括第一重分佈結構、SoC結構、記憶體結構、第一電子元件及第一封膠層。所述第一重分佈結構具有第一側及相對於第一側之第二側。所述SoC結構位於第一重分佈結構之第一側上。所述記憶體結構相鄰於SoC結構，且其位於第一重分佈結構之第一側上。所述第一電子元件位於第一重分佈結構之第二側上，且其電性連接於SoC結構或記憶體結構中至少之一者。所述第一封膠層封膠第一電子元件。另外，第一電子元件包括半導體電容器結構或電壓轉換器。

本發明在另一種例示的態樣中，提出一種半導體封裝結構。所述半導體封裝結構包含重分佈結構、SoC結構、記憶體結構、第一電子元件及第二封膠層。所述重分佈結構具有第一側及相對於第一側之第二側。所述SoC結構位於重分佈結構之第一側上。所述記憶體結構相鄰於SoC結構，且其位於重分佈結構之第一側上。所述第一電子元件位於重分佈結構之第一側上，且其電性連接於SoC結構或記憶體結構中至少之一者。所述第二封膠層封膠第一電子元件、SoC結構及記憶體結構。另外，第一電子元件包括第一半導體電容器結構或電壓轉換器。

本發明在又一種例示的態樣中，提出一種半導體封裝結構。所述半導體封裝結構包括第一重分佈結構、SoC結構、記憶體結構、及第一電子元件。所述第一重分佈結構具有第一側及相對於第一側之第二側。所述SoC結構位於重分佈結構之第一側上。所述記憶體結構相鄰於SoC結構，且其位於重分佈結構之第一側上。所述第一電子元件位於第一重分佈結構之第二側上，且其電性連接於記憶體結構。另外，第一電子元件包括主動裝置。

本申請主張在先申請之申請日為2022年8月12日的美國專利臨時申請案No. 63/371,258的優先權，在此將其全文引入作為參照。

以下揭露內容提供用於實施本發明之不同特徵之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本發明。當然，此等僅為實例且不旨在限制。舉例而言，在下列描述中，第一構件形成於第二構件上方或第一構件形成於第二構件之上，可包含該第一構件及該第二構件直接接觸之實施例，且亦可包含額外構件形成在該第一構件與該第二構件之間之實施例，使該第一構件及該第二構件可不直接接觸之實施例。另外，本發明所揭示內容可在各種實例中重複元件符號及/或字母。此重複出於簡化及清楚之目的，且本身不代表所論述之各項實施例及/或組態之間的關係。

此外，為便於描述，可在本文中使用諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」及類似者之空間相對術語來描述一個元件或構件與另一(些)元件或構件之關係，如圖中繪示。空間相對術語旨在涵蓋除在圖中描繪之定向以外之使用或操作中之裝置之不同定向。該裝置可以有其他定向(旋轉90度或按其他定向)，同樣可以相應地用來解釋本文中使用之空間相對描述詞。

如本文中所使用諸如「第一」、「第二」、和「第三」等用語說明各種元件、部件、區域、層、和/或區段，這些元件、部件、區域、層、和/或區段不應受到這些用語限制。這些用語可能僅係用於區別一個元件、部件、區域、層、或區段與另一個。當文中使用「第一」、「第二」、和「第三」等用語時，並非意味著順序或次序，除非由該上下文明確所指出。

SoC是一種整合了電腦或其他電子系統當中大部分或全部元件的積體電路。高性能的SoC通常與專用且物理上為分離的記憶體和次要儲存晶片搭配使用。在一些例子中，這些記憶體和次要儲存晶片可以層疊在SoC的頂部，形成所謂的層疊式封裝(package on package，PoP)配置，或是被放置在SoC附近。在其他例子中，一些功能強大的SoC可能包含基於小晶片(chiplet)的架構。在這些例子中，晶片的複雜功能被分解為多個小模組(即小晶片)，每個模組可以非常有效率地執行單一特定功能。

除了SoC和記憶體外，在本發明所揭示的一些實施例中，可以將更多的元件與SoC和記憶體組裝在一起，以擴展封裝結構的功能，或是提高封裝結構的性能。事實上，電子設備功能的基本原理在於各種電子元件的聯合和相互作用。而如何在同時顧慮到製程兼容性、成本效益和空間利用等面向下，經由封裝技術將多個電子元件整合到微型結構中，即為此技術進一步發展時所關注的關鍵領域。

在本發明所揭示的一些實施例中，可以選擇幾種合適的元件與SoC和記憶體組裝在一起，以提供具功能性、性能高速且可靠性佳的晶片結構。在一些實施例中，可以使用來自以下群組的其中至少之一者來與SoC和記憶體封裝在一起，例如矽橋接器(silicon bridge)晶粒、半導體電容器晶粒和電壓轉換器，例如全整合式電壓轉換器(fully integrated voltage regulator，FIVR)晶粒。而選擇哪些元件與SoC和記憶體進行封裝並因此與之進行電性通訊和工作，則是取決於最終產品的目的。

矽橋接器是一種用於密集地封裝多晶片的封裝架構，其可實現晶片之間的高連接密度並使該等晶片發揮相應的應用。在一些實施例中，當矽橋接器晶粒被與SoC和記憶體封裝在半導體結構中時，其可用於在SoC和記憶體之間以細小的線寬/間距提供金屬連接。

半導體電容器是利用半導體製程技術在矽或鍺等半導體基板上製造的。在一些實施例中，半導體電容器可以是採用半導體技術製造的單一金屬-絕緣體-金屬(MIM)結構或多個MIM結構的靜電電容器。在一些實施例中，封裝在半導體結構中的半導體電容器晶粒可以用來取代通常為長方體塊狀、用於表面安裝的多層陶瓷電容器(MLCC)。由於半導體元件與半導體電容器之間距離緊密，電源完整性(power integrity)可得到改善。一般而言，透過使用半導體電容器，整體運算效率可以提高，且電容密度也可以增加。此外，半導體電容器具有幾個值得注意的特點，包括尺寸薄、低等效串聯電感(ESL)和等效串聯電阻(ESR)、高電容值，且對於溫度和電壓的依賴性低。

電壓轉換器是一種可以改變電力來源電壓的電力轉換器。在某些應用中，電壓轉換器可以具有增強功能，例如無論輸入電壓如何，都能產生固定電壓，類似於FIVR。一般而言，固定比例電壓轉換器(例如3:1)就足夠滿足需求。透過將電壓輸入，可以實現電壓轉換器的調節功能，而對於某些基於電容器的電壓轉換器，其優勢就在這種方式下使用時最為顯著。

在一些情況下，FIVR可以簡單地被稱為整合式電壓轉換器(IVR)。它可以增強供應完整性，並透過將功率轉換靠近負載點而實現靈活的電壓調節。在一些例子中，FIVR晶粒包含主動裝置，如電源管理IC(PMIC)，以及諸如用於增強電源完整性並減少半導體結構整體成本的半導體電容器等被動元件。透過使用FIVR晶粒，可以減少小型系統的PCB占用面積，且FIVR的低電感迴路有助於減少電壓降。此外，透過用FIVR替換SoC上的電源閘裝置，可以減小相關半導體結構的尺寸，其成本也因消除離散電感和電容而降低，且對封裝/腳座的供應電流也可以減少。

為了將這些功能性元件整合至單一的半導體封裝結構，應對幾個方面予以考慮，包括表現效能、製程合理性、合適性和整體成本等。特別是應對SoC、記憶體和所選元件，包括矽橋接器晶粒、半導體電容器(例如，矽電容器晶粒)和電壓轉換器(例如，FIVR 晶粒)的相對位置為適當的考慮。

參考圖1，在一些實施例中，半導體封裝結構10包括一第一重分佈結構101、一SoC結構201、一記憶體結構202和一或多個第一電子元件301。第一重分佈結構101包括一第一側101A以及與第一側101A相對的一第二側101B。在一些實施例中，第一重分佈結構101是用於為設置在其兩側的元件提供電性通訊。如圖1所示，SoC結構201和記憶體結構202都設置在第一重分佈結構101的第一側101A上，而第一電子元件301則設置在第一重分佈結構101的第二側101B上。具體而言，SoC結構201和記憶體結構202可以透過鍵合結構而接合在第一重分佈結構101的第一側101A上，第一電子元件301則透過導電材料而連接至第一重分佈結構101的第二側101B。

在一些實施例中，SoC結構201包括一SoC晶粒。在一些實施例中，SoC結構201包括一半導體主動裝置，例如邏輯SoC、邏輯晶粒、邏輯晶片等。在一些實施例中，SoC結構201在側向與記憶體結構202相鄰。在一些實施例中，SoC結構201的厚度與相鄰的記憶體結構202的厚度實質上相同。在一些實施例中，SoC結構201的上表面與記憶體結構202的上表面實質上為共面。在一些實施例中，SoC結構201和記憶體結構202都透過覆晶技術接合在第一重分佈結構101的第一側101A上。在一些實施例中，記憶體結構202是一記憶體晶粒。在一些實施例中，記憶體晶粒包含一DRAM結構。

在一些實施例中，第一重分佈結構101是一個由多個重分佈層堆疊而成的結構，其經配置為提供金屬互連，以將SoC結構201、記憶體結構202或是被接附在第一重分佈結構101上的不同種類元件互為電性連接。簡言之，重分佈層的形成，是在絕緣層上創造一個圖案化的金屬層的製程，其能將IC的輸入/輸出(I/O)重新分佈到新位置。透過使用這些重分佈層，可以將多個晶粒整合至單一個封裝結構中。

相對於設置有由SoC結構201和記憶體結構202所組成的群組的一側，第一電子元件301是透過導電材料(例如，導電凸塊或類似物)而配置在第一重分佈結構101的另一側。在一些實施例中，第一電子元件301包括一半導體電容器結構。在一些實施例中，第一電子元件301包括一電壓轉換器。在一些實施例中，第一電子元件301可視半導體封裝結構的功能需求，因而包括半導體電容器結構或是電壓轉換器。

在一些實施例中，所有第一電子元件301的厚度都是相同的。這些第一電子元件301的結構特性與後續將描述的半導體封裝製程有關。在一些實施例中，這些第一電子元件301是朝上而面向第一重分佈結構101，因此第一電子元件301、SoC結構201和記憶體結構202實質上是以面對面(face-to-face)的方式為封裝，而第一重分佈結構101則是位於其間。

參考圖2，在一些實施例中，一半導體封裝結構11包括一第二電子元件302，其透過導電材料而設置在第一重分佈結構101的第二側101B上。第二電子元件302包括一個橋接器晶粒，其電性連接於SoC結構201和記憶體結構202。由於橋接器晶粒(例如矽橋接器晶粒)通常用於提供SoC和記憶體之間細小的金屬連接線寬/間距，因此第二電子元件302的位置選擇可能與第一電子元件301不同。舉例而言，在一些實施例中，第二電子元件302是位於SoC結構201和記憶體結構202的投影覆蓋範圍下，以使得SoC結構201和記憶體結構202之間經過第二電子元件302(例如矽橋接器晶粒)的導電路徑長度能夠盡可能地短。相較於第二電子元件302，第一電子元件301(例如半導體電容器結構及/或電壓轉換器)的位置選擇更多樣化，因為第一電子元件301的設置不須考慮SoC結構201和記憶體結構202之間的導電路徑長度。在一些實施例中，第二電子元件302的厚度與第一電子元件301的厚度實質上相同，這些電子元件之間的厚度均勻性也與半導體封裝結構的製程相關。

在一些替代實施例中，根據產品的設計，第二電子元件302可能包括電壓轉換器(例如FIVR)、半導體電容器結構(例如矽電容器晶粒)、或是橋接器晶粒。

在製造如圖1所示的半導體封裝結構10，或是如圖2所示的半導體封裝結構11時，其封裝程序可參考圖3A至圖3G。如圖3A所示，一玻璃基板500可以作為載體，用以在製造過程中支撐半導體封裝結構。在一些實施例中，玻璃基板500的上表面可以被塗覆一釋放層501。在一些實施例中，釋放層501的上表面包含用於電鍍的金屬圖案。如圖3A所示，透過電鍍操作，可以在釋放層501上形成複數個金屬柱502。在一些實施例中，金屬柱502包括銅。該等多個金屬柱502可以經排列而形成一區域，用於在後續操作中容置電子元件。在一些實施例中，該等金屬柱502被稱為通孔或導電通孔。

參考圖3B，在釋放層501上形成金屬柱502之後，可以將複數個電子元件300放置在釋放層501上。這些電子元件300可包括第一電子元件301和第二電子元件302。在一些實施例中，這些電子元件300被放置在由金屬柱502所隔出的區域520(標記在圖3A中)內，因此這些電子元件300在側向被金屬柱502所環繞。此外，在一些實施例中，每個電子元件300都是以正面向上的方式放置，這意味著電子元件300的導電墊片是朝向與釋放層501相反的方向。釋放層501是與電子元件300的背面接觸，該背面可能只有貫穿電子元件300的基板的TSV，或是不具有用於電性連接的導電墊片。在一些實施例中，每個電子元件300的厚度/高度較金屬柱502的高度來得薄。如圖3B所示，可以在電子元件300上形成多個電極結構504，以將電子元件300的導電墊延伸而與金屬柱502對齊。換言之，金屬柱502的上端是與電極結構504的上端為共面。在放置電子元件300並在其上形成電極結構504之後，可以進行模封操作，以將電子元件300、金屬柱502和電極結構504用第一封膠層505而封膠在釋放層501上。在一些實施例中，第一封膠層505包括諸如環氧樹脂模封化合物(EMC)等模封材料。在一些實施例中，第一封膠層可在側向上間隔該等電子元件(例如第一電子元件301、第二電子元件302)。

因此，如前述圖1和圖2所示，第一封膠層505中有多個通孔(即金屬柱502)，其中至少有一個第一電子元件301或第二電子元件302在第一封膠層505中被該等通孔於側向環繞。

參考圖3C，在一些實施例中，第一封膠層505是經研磨處理而使金屬柱502的上端和電極結構504的上端暴露出。接著，在研磨過的模封材料上形成第一重分佈結構101，並使第一重分佈結構101的導電互連耦接於與金屬柱502的上端和電極結構504的上端。藉此，後續接合在第一重分佈結構101上的晶片或晶粒，能夠透過第一重分佈結構101而與電子元件300和金屬柱502為電性連接。

繼續參考圖3C，在一些實施例中，於形成第一重分佈結構101後，接著可在第一重分佈結構101上形成複數個鍵合墊片結構506。這些鍵合墊片結構506是被配置為與安裝在第一重分佈結構101上的晶片或晶粒進行接合。

參考圖3D，在一些實施例中，SoC結構201和記憶體結構202可以覆晶方式接合在第一重分佈結構101上。在一些實施例中，可以利用複數個微凸塊521將接合在第一重分佈結構101上的晶片或晶粒(例如SoC結構201和記憶體結構202)與第一重分佈結構101為電性連接，因此這些被接合的晶片或晶粒可以與第一重分佈結構101下方的電子元件300為電性通訊。

參考圖3E，在一些實施例中，透過回焊操作，可以在SoC結構201和記憶體結構202下方的鍵合墊片結構506和微凸塊521處施以一層底部填充膠522。底部填充膠522通常是聚合物或液態環氧樹脂。然後，可以進行另一個模封操作，用第二封膠層507將SoC結構201和記憶體結構202封膠在第一重分佈結構101上。在一些實施例中，第二封膠層507包括模封材料，例如EMC。

參考圖3F，在一些實施例中，第二封膠層507是經研磨而將其厚度減薄。第二封膠層507可以經減薄而使SoC結構201的上表面及/或記憶體結構202的上表面暴露出，這取決於SoC結構201和記憶體結構202的厚度。接著，玻璃基板500和釋放層501可經由剝離操作而被去除，而每個金屬柱502的下端和每個電子元件300的一表面可因此從第一封膠層505中暴露出來。

參考圖3G，在一些實施例中，可以進行凸塊鍍覆操作，以形成多個至少與金屬柱502接觸的鍵合結構508。鍵合結構508包括導電端子，例如微凸塊、C4凸塊、焊球等。在一些情況下，例如在電子元件300可能具有TSV以在靠近其下方處提供電性連接的情況下，鍵合結構508也可被形成而與這些電子元件300相接觸。

在一些實施例中，如圖3A至圖3G所示的半導體封裝結構的製程是一種晶圓級封裝製程，因此圖中所示的半導體封裝結構只是整個晶圓的一部分。在SoC結構201和記憶體結構202被適當地與電子元件300封裝在一起之後，擁有大量這些結構和元件的晶圓可以被切割成個別的晶粒。在一些實施例中，晶圓可以被轉移到切割膠帶上，並透過一切割程序而被切割。

如前所述，一些電子元件300可具有TSV以在靠近其下方處提供電性連接。更詳細地說，在電子元件300是橋接器晶粒的情況下，此類橋接器晶粒通常不具有TSV，因為其主要是用於提供SoC結構201和記憶體結構202之間的金屬連接。然而，與橋接器晶粒的情況不同，當電子元件300包含半導體電容器結構或電壓轉換器(例如FIVR)時，此類電子元件300當中可能會存在TSV。

舉例而言，在圖4A中，若電子元件300是一電壓轉換器，其包含主動裝置和半導體電容器結構，則該半導體電容器結構可選擇整合有TSV 310(如圖4A(a)所示)或是沒有TSV(如圖4A(b)所示)。在一些實施例中，電壓轉換器包括一電源管理晶粒和一矽電容器晶粒。在一些實施例中，該主動裝置是一電源管理單元。在一些實施例中，電壓轉換器實質上為一PMIC主動裝置。

在圖4B中，矽電容器312可被堆疊於電壓轉換器中的PMIC主動裝置311上(如圖4B(a)所示)，或者，PMIC主動裝置311可堆疊於矽電容器312上(如圖4B(b)所示)。在一些實施例中，矽電容器312是一半導體電容，例如矽電容器晶粒。在一些實施例中，TSV是被置放於PMIC主動裝置311(例如電源管理晶粒)或矽電容器312(例如矽電容器晶粒)等兩者的其中至少一個當中。

如圖中所顯示的經簡化的TSV 310的例子中，TSV 310是在PMIC主動裝置311和矽電容器312當中的某處終止。這是因為PMIC主動裝置311和矽電容器312中的TSV 310是從PMIC主動裝置311或矽電容器312的一側穿過PMIC主動裝置311或矽電容器312，而至其金屬化結構(例如BEOL結構)的導電通孔。

在圖4B所示的微凸塊接合技術之外，如圖4C所示，在一些實施例中，還可以使一用混合接合結構313來連接電子元件300中的PMIC主動裝置311和矽電容器312。

在一些實施例中，如圖4D所示，TSV 310可被製作於PMIC主動裝置311或矽電容器312當中，用於外部連接。這意味著TSV 310可以用於透過將TSV 310放置在接近與電極結構504相對的側邊，而與之前在圖3G中顯示的鍵合結構508為電性連接。在其他實施例中，圖4D中描繪的微凸塊結構可以用於連接電子元件300中的PMIC主動裝置311和矽電容器312，如同先前在圖4C所示的實施例般。

此外，參考圖4E，在一些實施例中，複數個矽電容器312可以被堆疊於PMIC主動裝置311上。如圖4E(a)和圖4E(b)所示，每個矽電容器312可具有TSV 310，以進行電子元件300內的電性連接，而位於電子元件300底部附近的PMIC主動裝置311則可能有、或是沒有用於外部連接的TSV 310。或者，如圖4E(c)和4E(d)所示，PMIC主動裝置311可以位於電子元件300的頂部附近，而位於電子元件300底部附近的矽電容器312可能有、或是沒有用於外部連接的TSV 310。在替代實施例中，圖4E中描繪的微凸塊結構可以替換用於連接PMIC主動裝置311和矽電容器312的混合接合結構，或用於連接電子元件300內相鄰的矽電容器312的混合接合結構，如先前示於圖4C的實施例般。

參考圖5中的半導體封裝結構12，在一些實施例中，電子元件可以分別被放置在第一重分佈結構101的不同側。舉例而言，如圖中所示，至少有一第三電子元件303可以被放置在第一重分佈結構101的第一側101A上，並且與SoC結構201或記憶體結構202相鄰。第三電子元件303是透過第一重分佈結構101而與SoC結構201或記憶體結構202中的至少一個為電性連接。在一些實施例中，SoC結構201和記憶體結構202所組成的群組可被第三電子元件303從側向環繞。

在本發明所揭示的一些實施例中，在任何關於SoC結構201和記憶體結構202是被側向排列的實施例情形下，第三電子元件303都可以被放置在第一重分佈結構101的第一側101A上。

在一些實施例中，第三電子元件303包括一半導體電容器結構(例如矽電容器晶粒)或一電壓轉換器(例如FIVR)。在一些實施例中，第三電子元件303在第一重分佈結構101的垂直投影區域不與第一電子元件301的垂直投影區域重疊。在本發明所揭示內容中，第一電子元件301和第三電子元件303的性質實質上相同，而這些電子元件是在不同實施例中，以不同的方式配置在重分佈結構的不同側。

除了第三電子元件303放置在第一側101A，一些電子元件(例如第一電子元件301和第二電子元件302)仍可被放置在第一重分佈結構101的第二側101B上。由於第二電子元件302可包括矽橋接器晶粒，若將電子元件放置在第一重分佈結構101的第二側101B上，特別是位於在SoC結構201和記憶體結構202的投影覆蓋範圍下，則該電子元件會是具有矽橋接器晶粒的第二電子元件302。在一些實施例中，放置在第一重分佈結構101的第二側101B上的第二電子元件302，亦可包括一矽電容器晶粒。

製造如圖5所示的半導體封裝結構12的流程，可參考圖6A至圖6F。而關於玻璃基板500、釋放層501和金屬柱502的製備，則可參考圖3A，於此為了簡潔起見而省略重複描述。

參考圖6A和圖6B，在金屬柱502形成於釋放層501上後，第二電子元件302可以被放置於釋放層501上。在一些實施例中，第二電子元件302被放置在由金屬柱502分隔出的區域內，因此第二電子元件302是在側向被金屬柱502環繞。在一些實施例中，第二電子元件302為正面朝上放置，這意味著第二電子元件302的導電墊片位於與釋放層501相反的方向。在一些實施例中，第二電子元件302的厚度/高度比金屬柱502的高度為薄。在一些實施例中，電極結構504可以被形成在第二電子元件302上，以使第二電子元件302的導電墊片與金屬柱502對齊。在第二電子元件302被放置並在其上形成電極結構504後，可以透過模封操作，而將第二電子元件302、金屬柱502和電極結構504以第一封膠層505封膠在釋放層501上。

本實施例中第一封膠層505的研磨和第一重分佈結構101的形成的詳細內容與圖3C所示的實施例相同，於此為了簡潔起見而省略重複描述。

參考圖6C，在一些實施例中，複數個第三電子元件303、SoC結構201和記憶體結構202以覆晶方式接合於第一重分佈結構101上。SoC結構201和記憶體結構202是透過微凸塊和位於其下的第一重分佈結構101而與第二電子元件302和第三電子元件303為電性通訊。此實施例與之前在圖3D中所示的實施例不同，在圖3D中，第一電子元件301是在形成第一重分佈結構101前，被放置在釋放層501上。

關於如圖6D至圖6F所示之使用底部填充膠、第二次模封操作、第二次研磨操作、剝離玻璃基板及凸塊鍍覆操作等詳細內容，係與圖3E至圖3G的內容實質相同，於此為了簡潔起見而省略重複描述。在SoC結構201和記憶體結構202被適當地與第二電子元件302和第三電子元件303封裝在一起之後，擁有大量這些結構和元件的晶圓可以被切割成個別的晶粒。

在一些實施例中，SoC結構201與記憶體結構202為垂直地堆疊。參考圖7，舉例而言，記憶體結構202可以被堆疊在SoC結構201上，而非為側向排列。在這樣的實施例中，半導體封裝結構13可以利用垂直空間而佔用較少的面積。此外，由於SoC結構201的上側被記憶體結構202覆蓋，這種結構更適合於包含額外散熱設計或具有相對較低功耗SoC結構的應用。在一些實施例中，記憶體結構202是透過混合接合結構而接合於SoC結構201上。在一些實施例中，記憶體結構202是透過微凸塊而接合於SoC結構201上。在一些實施例中，SoC結構201和記憶體結構202的堆疊是在晶圓堆疊晶圓(WoW)或晶片堆疊晶圓(CoW)技術下形成的。

製造如圖7所示的半導體封裝結構13的流程，可參考圖8A至圖8D。而關於形成第一重分佈結構101和鍵合墊片結構506之前的操作可參考圖3A至圖3C，於此為了簡潔起見而省略重複描述。

參考圖8A，在鍵合墊片結構506形成於第一重分佈結構101的第二側101B上之後，包含SoC結構201和記憶體結構202的一經整合SoC晶粒203可以被接合於鍵合墊片結構506上。與經整合SoC晶粒203當中的記憶體結構202相比，經整合SoC晶粒203中的SoC結構201比較接近鍵合墊片結構506。

接著，如圖8B所示，透過回焊操作，經整合SoC晶粒203下方的鍵合墊片結構506處被施以底部填充膠。然後，經整合SoC晶粒203被第二封膠層507所封膠。隨後，第二封膠層507被研磨，使其變薄以暴露經整合SoC晶粒203當中的記憶體結構202的上表面。在一些實施例中，如圖8A至圖8D所示的半導體封裝結構的製程是一種晶圓級封裝製程，因此前述的經整合SoC晶粒203是一個被接合的晶圓，其具有一記憶體晶圓被接合在一SoC晶圓上。

關於如圖8C和圖8D所示的剝離玻璃基板及凸塊鍍覆操作等詳細內容，係與圖3F和圖3G的內容實質相同，於此為了簡潔起見而省略重複描述。在SoC結構201和記憶體結構202被適當地與第一重分佈結構101的不同側上的第一電子元件302封裝在一起之後，擁有大量這些結構和元件的晶圓可以被切割成個別的晶粒。

參考圖9，在一些實施例中，第一電子元件301在半導體封裝結構14中，是被封裝於SoC結構201和記憶體結構202的側向。此外，在這些結構之間，並沒有其他電子元件透過重分佈結構而被封裝在一起。在這種實施例中，半導體封裝結構14的厚度相對於之前在圖1、圖2、圖5和圖7中顯示的半導體封裝結構10、11、12和13為薄，因為沒有電子元件與SoC結構201和記憶體結構202垂直地排列在一起。在這種實施例中，所有的第一電子元件301、SoC結構201和記憶體結構202都被放置在第一重分佈結構101的第一側101A上。在一些實施例中，半導體封裝結構14不包含矽橋接器晶粒，因為第一重分佈結構101上沒有放置第二電子元件302。此外，矽橋接器晶粒的功能可以透過第一重分佈結構101中的金屬連接來實現。而與先前揭示的實施例相同地，第一電子元件301包含矽電容器晶粒或FIVR。

參考圖9，在一些實施例中，第一電子元件301、SoC結構201和記憶體結構202的厚度實質上相同，因此第一電子元件301、SoC結構201和記憶體結構202的上表面是互為共面。在一些實施例中，第一封膠層505是在側向上，將第一電子元件301與SoC結構201及記憶體結構202兩者其中之一分隔開。

製造如圖9所示的半導體封裝結構14的流程，可參考參考圖10A至圖10E。如圖10A所示，玻璃基板500可以作為載體，用以在製造過程中支撐半導體封裝結構。在一些實施例中，玻璃基板500的上表面可以被塗覆釋放層501。與先前揭示的實施例不同的，在本實施例中，不須在釋放層501上形成金屬柱502，因此釋放層501的上表面上沒有金屬圖案。

接著，複數個第一電子元件301、SoC結構201和記憶體結構202是以正面向上的方式放置在釋放層501上。在一些實施例中，第一電子元件301被放置在靠近釋放層501的周圍區域，使得SoC結構201和記憶體結構202在側向上被第一電子元件301所包圍。然後，在第一電子元件301、SoC結構201和記憶體結構202上形成複數個鍵合墊片結構506，這些鍵合墊片結構506是被配置為使電子元件或結構與第一重分佈結構101為接合。在一些實施例中，這些鍵合墊片結構506在本實施例中與先前的實施例中所示的電極結構504實質上相同，因為這些結構都用於鍵接。

如圖10B所示，在放置第一電子元件301、SoC結構201和記憶體結構202，並在其上形成鍵合墊片結構506後，進行模封操作，將這些元件和結構封膠在第一封膠層505中。

在一些實施例中，第一封膠層505在隨後的研磨操作中被研磨，使鍵合墊片結構506的上表面因此被暴露出，如圖10C所示。

一旦鍵合墊片結構506暴露，如圖10D所示，第一重分佈結構101接著被形成在鍵合墊片結構506上。在一些實施例中，可以進行一凸塊鍍覆操作以形成用於外部連接的鍵合結構508。如圖10E所示，玻璃基板500和釋放層501可透過剝離操作而被去除。在第一電子元件301、SoC結構201和記憶體結構202一起被適當地封裝在第一重分佈結構101的單側之後，擁有大量這些結構和元件的晶圓可以被切割成個別的晶粒。

參考圖11所示的半導體封裝結構15，在一些實施例中，該結構與先前在圖1中所示的半導體封裝結構10不同，像是在半導體封裝結構15中，可不需要在第一重分佈結構101下方靠近第一電子元件301a、301b處形成金屬柱502。此外，該半導體封裝結構15中的電子元件300是由一種包含模封底部填充膠(Molded Underfill, MUF)的模封材料所封膠，而不是EMC。此外，第一電子元件301a可為具有TSV的電子元件，而第一電子元件301b則可為無TSV的電子元件。在一些實施例中，第一電子元件301a中的TSV是用於將第一重分佈結構101與一第二重分佈結構102進行電性連接。關於電子元件中TSV的更多細節，可參考圖4A至圖4E所示的例子。在一些實施例中，第一電子元件301a是由第二重分佈結構102所支撐的，且第二重分佈結構102透過第一電子元件301a中的TSV與第一重分佈結構101為電性連接。

此外，在一些實施例中，圖11中的第一電子元件301a、301b中的至少一個可以被替換為第二電子元件，以便半導體封裝結構15中的第二重分佈結構102可以電性耦接於第一電子元件和第二電子元件。在一些實施例中，第二重分佈結構102是位於第一電子元件301a、301b遠離第一重分佈結構101的一側。

製造如圖11所示的半導體封裝結構15的流程，可參考圖12A至圖12G。如圖12A所示，玻璃基板500可以作為載體，用以在製造過程中支撐半導體封裝結構。在一些實施例中，玻璃基板500的上表面可以被塗覆釋放層501。與圖10A所示的實施例相似的，在本實施例中不須在釋放層501上形成金屬柱502，因此釋放層501的上表面上沒有金屬圖案。

接著，SoC結構201和記憶體結構202是以正面向上的方式放置在釋放層501上。然後，在SoC結構201和記憶體結構202上形成複數個鍵合墊片結構506，這些鍵合墊片結構506是被配置為使電子元件或結構與第一重分佈結構101為接合。

關於如圖12B和圖12C所示之形成及研磨第二封膠層507、形成第一重分佈結構101及執行及凸塊鍍覆操作等內容，係與圖10C及圖10D關於研磨第一封膠層505及執行及凸塊鍍覆操作等內容實質相同，於此為了簡潔起見而省略重複描述。也就是說，半導體封裝結構15中有兩個封膠層，而半導體封裝結構14則只有一個。在半導體封裝結構15中的第二封膠層507是對應於半導體封裝結構14中的第一封膠層505，其至少係經配置為封膠諸如圖9中的第一電子元件301以及如圖11中的第一電子元件301a、301b等電子元件。

參考圖12D，在一些實施例中，可以使用覆晶接合技術將第一電子元件301a、301b接合於電極結構504。在一些實施例中，這些第一電子元件301a、301b可包括矽橋接器晶粒、半導體電容器結構，或是電壓轉換器，這取決於產品的設計需求。

參考圖12E，在一些實施例中，電極結構504和電子元件300可以在使用MUF作為第一封膠層505的單一操作中被封膠。MUF的高流動性可環繞電極結構504和第一電子元件301a、301b，而第一封膠層505的上表面與第一電子元件301a、301b的上表面對齊。因此，使用MUF作為第一封膠層505，可消除了對上表面的第一電子元件301a、301b進行研磨操作的需求。這確保了第一電子元件301a上表面附近的TSV在封裝過程後保持完好而無損。

參考圖12F，在對第一電子元件301a、301b的封膠完成後，第二重分佈結構102被形成在第一電子元件301a、301b和第一封裝層505上方。在一些實施例中，可以進行一凸塊鍍覆操作以形成用以作外部連接的鍵合結構508。

參考圖12G，玻璃基板500和釋放層501可透過隨後的剝離操作而被去除。在對相對於SoC結構201和記憶體結構202所在位置而位於第一重分佈結構101的另一側的第一電子元件301a、301b為適當地封裝後，擁有大量這些結構和元件的晶圓可以被切割成個別的晶粒。

如圖13所示，在一些實施例中，半導體封裝結構16可與之前在圖11中所示的實施例一樣，具有兩個重分佈結構，而記憶體結構202則是堆疊在SoC結構201上。此關於SoC結構201和記憶體結構202的堆疊，可以參考之前在圖7中所示的實施例。

在這些實施例中，半導體封裝結構16可以利用垂直空間來佔用較少的面積。此外，由於SoC結構201的上側被記憶體結構202所覆蓋，因此這種結構更適合於包含額外散熱設計或具有較低功耗的SoC結構的應用。在一些實施例中，記憶體結構202是透過混合接合結構而接合於SoC結構201上。在一些實施例中，記憶體結構202是透過微凸塊而接合於SoC結構201上。在一些實施例中，SoC結構201和記憶體結構202的堆疊是在晶圓堆疊晶圓(WoW)或晶片堆疊晶圓(CoW)技術下形成的。此外，由於記憶體結構202不是佈置於SoC結構201的側向，因此在這些實施例中，記憶體結構202沒有直接接觸任何重分佈結構。

類似於圖11中所示的實施例，圖13中的第一電子元件301a可為具有TSV的電子元件，而第一電子元件301b則可為無TSV的電子元件。在一些實施例中，第一電子元件301a中的TSV是用於將第一重分佈結構101與一第二重分佈結構102進行電性連接。此外，在一些實施例中，圖13中的第一電子元件301a、301b中的至少一個可以被替換為第二電子元件，以便半導體封裝結構16中的第二重分佈結構102可以電性耦接於第一電子元件和第二電子元件。在一些實施例中，第二重分佈結構102被配置為位於第一電子元件301a、301b背向第一重分佈結構101的一側上。

製造如圖13所示的半導體封裝結構16的流程，可參考圖14A至圖14G。如圖14A所示，玻璃基板500可以作為載體，用以在製造過程中支撐半導體封裝結構。在一些實施例中，釋放層501可以施作於玻璃基板500的上表面。在一些實施例中，當經接合的SoC結構201和記憶體結構202被放置在釋放層501上時，記憶體結構202是被放置在靠近釋放層501的位置，因此凸點墊片結構506是形成在SoC結構201上。

接下來的封裝過程，如圖14B到14G中所示包括封膠操作、形成重分佈結構、凸塊鍍覆操作及剝離操作等，係與在先前在圖12B至圖12G中描述的過程實質相同。因此，於此為了簡潔起見而省略重複描述。

根據本發明所揭示的實施例，當封裝SoC結構、記憶體結構以及包括矽橋接器晶粒、半導體電容器結構和電壓轉換器等電子元件時，這些結構和元件的位置可以在不同實施例中有所不同。儘管在選擇元件和其放置的方式上有許多變化，但本發明所揭示的目的是揭露幾種可行、易於封裝且有效的結構，並提供相應的封裝方法，以滿足各種應用場景，特別是對於運算單元的技術發展，提供低成本和高性能的半導體封裝結構。

前述內容概述數項實施例之結構，使得熟習此項技術者可更佳地理解本發明所揭示之態樣。熟習此項技術者應瞭解，其等可容易地使用本發明作為用於設計或修改其他製程及結構之一基礎以實行本發明中介紹之實施例之相同目的及/或達成相同優點。熟習此項技術者亦應瞭解，此等等效構造不背離本發明之精神及範疇，且其等可在不背離本發明之精神及範疇之情況下在本發明中作出各種改變、置換及更改。

10:半導體封裝結構 11:半導體封裝結構 12:半導體封裝結構 13:半導體封裝結構 14:半導體封裝結構 15:半導體封裝結構 16:半導體封裝結構 101:第一重分佈結構 101A:第一側 101B:第二側 102:第二重分佈結構 201:SoC結構 202:記憶體結構 203:經整合SoC晶粒 300:電子元件 301:第一電子元件 301a:第一電子元件 301b:第一電子元件 302:第二電子元件 303:第三電子元件 310:TSV 311:PMIC主動裝置 312:矽電容器 313:混合接合結構 500:玻璃基板 501:釋放層 502:金屬柱 504:電極結構 505:第一封膠層 506:鍵合墊片結構 507:第二封膠層 508:鍵合結構 520:區域 521:微凸塊 522:底部填充膠

在閱讀了下文實施方式以及附隨圖式時，能夠最佳地理解本發明所揭示內容的多種態樣。應注意到，根據本領域的標準作業習慣，圖中的各種特徵並未依比例繪製。事實上，為了能夠清楚地進行描述，可能會刻意地放大或縮小一些特徵的尺寸。

圖1繪示根據本發明所揭示一些實施例的半導體封裝結構的剖面圖。

圖2繪示根據本發明所揭示一些實施例的半導體封裝結構的剖面圖。

圖3A至圖3G繪示根據本發明所揭示一些實施例的形成半導體封裝結構的剖面圖。

圖4A繪示根據本發明所揭示一些實施例的電子元件的剖面圖。

圖4B繪示根據本發明所揭示一些實施例的電子元件的剖面圖。

圖4C繪示根據本發明所揭示一些實施例的電子元件的剖面圖。

圖4D繪示根據本發明所揭示一些實施例的電子元件的剖面圖。

圖4E繪示根據本發明所揭示一些實施例的電子元件的剖面圖。

圖5繪示根據本發明所揭示一些實施例的半導體封裝結構的剖面圖。

圖6A至圖6F繪示根據本發明所揭示一些實施例的形成半導體封裝結構的剖面圖。

圖7繪示根據本發明所揭示一些實施例的半導體封裝結構的剖面圖。

圖8A至圖8D繪示根據本發明所揭示一些實施例的形成半導體封裝結構的剖面圖。

圖9繪示根據本發明所揭示一些實施例的半導體封裝結構的剖面圖。

圖10A至圖10E繪示根據本發明所揭示一些實施例的形成半導體封裝結構的剖面圖。

圖11繪示根據本發明所揭示一些實施例的半導體封裝結構的剖面圖。

圖12A至圖12G繪示根據本發明所揭示一些實施例的形成半導體封裝結構的剖面圖。

圖13繪示根據本發明所揭示一些實施例的半導體封裝結構的剖面圖。

圖14A至圖14G繪示根據本發明所揭示一些實施例的形成半導體封裝結構的剖面圖。

10:半導體封裝結構

101:第一重分佈結構

101A:第一側

101B:第二側

201:SoC結構

202:記憶體結構

301:第一電子元件

505:第一封膠層

506:鍵合墊片結構

507:第二封膠層

508:鍵合結構

521:微凸塊

522:底部填充膠

Claims (20)

1. 一種半導體封裝結構，包括： 一第一重分佈結構，其具有一第一側及相對於該第一側之一第二側； 一SoC結構，其位於該第一重分佈結構之該第一側上； 一記憶體結構，其相鄰於該SoC結構，且其位於該第一重分佈結構之該第一側上； 一第一電子元件，其位於該第一重分佈結構之該第二側上，且其電性連接於該SoC結構或該記憶體結構中至少之一者；及 一第一封膠層，其封膠該第一電子元件， 其中該第一電子元件包括一半導體電容器結構或一電壓轉換器。
2. 如請求項1所述的半導體封裝結構，進一步包含一第二電子元件，其位於該第一重分佈結構之該第二側上，其中該第二電子元件包括一橋接器晶粒電性連接於該SoC結構及該記憶體結構。
3. 如請求項2所述的半導體封裝結構，進一步包含一第二重分佈結構電性耦接於該第一電子元件及該第二電子元件，其中該第二重分佈結構係設置於該第一電子元件背向於該第一重分佈結構的一側。
4. 如請求項3所述的半導體封裝結構，其中該第一電子元件或該第二電子元件其中至少之一者包括複數個矽通孔(TSV)電性連接於該第一重分佈結構及該第二重分佈結構。
5. 如請求項4所述的半導體封裝結構，其中該第一封膠層包含模封底部填充膠(MUF)。
6. 如請求項2所述的半導體封裝結構，其中該第一封膠層側向隔開該第一電子元件及該第二電子元件。
7. 如請求項1所述的半導體封裝結構，其中該第一電子元件之一厚度係與該第二電子元件之一厚度實質相同。
8. 如請求項1所述的半導體封裝結構，進一步包括一第三電子元件，其位於該第一重分佈結構之該第一側上，且其電性連接於該SoC結構或該記憶體結構中至少之一者，其中該第三電子元件包括一半導體電容器結構或一電壓轉換器。
9. 如請求項1所述的半導體封裝結構，其中該SoC結構係垂直堆疊於該記憶體結構。
10. 一種半導體封裝結構，包括： 一重分佈結構，其具有一第一側及相對於該第一側之一第二側； 一SoC結構，其位於該重分佈結構之該第一側上； 一記憶體結構，其相鄰於該SoC結構，且其位於該重分佈結構之該第一側上； 一第一電子元件，其位於該重分佈結構之該第一側上，且其電性連接於該SoC結構或該記憶體結構中至少之一者；及 一第二封膠層，其封膠該第一電子元件、該SoC結構及該記憶體結構， 其中該第一電子元件包括一第一半導體電容器結構或一電壓轉換器。
11. 如請求項10所述的半導體封裝結構，進一步包括一第二電子元件，其位於該重分佈結構之該第二側，且其位於該SoC結構及該記憶體結構之一投影覆蓋範圍下。
12. 如請求項11所述的半導體封裝結構，進一步包括： 一第一封膠層，其封膠該第二電子元件；及 複數個通孔，其位於該第一封膠層中，其中該第二電子元件係被該第一封膠層中之該等通孔所側向環繞。
13. 如請求項10所述的半導體封裝結構，其中該電壓轉換器包括一主動裝置。
14. 如請求項10所述的半導體封裝結構，其中該電壓轉換器包括一電源管理單元及一第二半導體電容器結構。
15. 一種半導體封裝結構，包括： 一第一重分佈結構，其具有一第一側及相對於該第一側之一第二側； 一SoC結構，其位於該第一重分佈結構之該第一側上； 一記憶體結構，其相鄰於該SoC結構，且其位於該第一重分佈結構之該第一側上；及 一第一電子元件，其位於該第一重分佈結構之該第二側上，且其電性連接於該記憶體結構， 其中該第一電子元件包括一主動裝置。
16. 如請求項15所述的半導體封裝結構，其中該第一電子元件包括一電源管理單元及與該電源管理單元整合之一半導體電容器結構。
17. 如請求項15所述的半導體封裝結構，其中該第一電子元件包括一電源管理晶粒及透過一混合接合層電性連接至該電源管理晶粒之一矽電容器晶粒。
18. 如請求項15所述的半導體封裝結構，其中該第一電子元件包括一電源管理晶粒及與該電源管理晶粒為堆疊之一矽電容器晶粒，一矽通孔係位於該電源管理晶粒及該矽電容器晶粒中至少之一者。
19. 如請求項18所述的半導體封裝結構，進一步包括一第二重分佈結構，其支撐該第一電子元件並透過該矽通孔而電性連接於該第一重分佈結構。
20. 如請求項15所述的半導體封裝結構，進一步包括： 一第二電子元件，其位於該第一重分佈結構之該第二側上，該第二電子元件包括一全整合式電壓轉換器(FIVR)、一矽電容器晶粒、或一橋接器晶粒；及 一第三電子元件，其位於該第一重分佈結構之該第一側上，該第三電子元件包括一FIVR或一矽電容器晶粒。