TW202410204A - 半導體結構及其形成方法 - Google Patents
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Abstract
本揭露描述具有隔離結構的半導體裝置。半導體結構包括在基板上的一組奈米結構、圍繞所述組奈米結構的閘極介電層、在閘極介電層上並在所述組奈米結構周圍的功函數金屬層、及相鄰所述組奈米結構並與功函數金屬層接觸的隔離結構。功函數金屬層的一部分在隔離結構的頂表面上。
Description
本揭露實施例是關於半導體結構及其形成方法，特別是關於具有用於半導體裝置的閘極隔離壁(gate isolation wall for semiconductor device)的半導體結構及其形成方法。
隨著半導體技術的進步，對更高儲存容量、更快處理系統、更高性能及更低成本的需求不斷增加。為了滿足這些需求，半導體產業不斷縮小半導體裝置的尺寸，諸如金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistors，MOSFET)，其包括平面式(planar)MOSFET及鰭式場效電晶體(fin field effect transistors，finFET)。這種按比例縮小增加了半導體製造製程的複雜性並且增加了在半導體裝置中缺陷控制的難度。
在一些實施例中，提供半導體結構。所述半導體結構包括一組奈米結構、閘極介電層、功函數金屬層及隔離結構。一組奈米結構在基板上。閘極介電層圍繞所述組奈米結構。功函數金屬層在閘極介電層上且在所述組奈米結構周圍。隔離結構相鄰所述組奈米結構並與功函數金屬層接觸，其中功函數金屬層的一部分在隔離結構的頂表面上。
在又一些實施例中，提供半導體結構。所述半導體結構包括第一組奈米結構、第二組奈米結構、閘極介電層、第一功函數金屬層、第二功函數金屬層、第一隔離結構及第二隔離結構。第一組奈米結構及第二組奈米結構在基板上。閘極介電層圍繞第一組奈米結構及第二組奈米結構。第一功函數金屬層在閘極介電層上且在第一組奈米結構周圍。第二功函數金屬層在閘極介電層上且在第二組奈米結構周圍。第一隔離結構在第一組奈米結構與第二組奈米結構之間且與第一功函數金屬層及第二功函數金屬層接觸，其中閘極介電層在第一隔離結構的側壁表面上。第二隔離結構在第一隔離結構上，其中第一隔離結構的寬度大於第二隔離結構的寬度。
在又一些實施例中，提供半導體結構的形成方法。所述形成方法包括形成第一組奈米結構及第二組奈米結構在基板上。形成圍繞第一組奈米結構及第二組奈米結構的閘極介電層。形成介電插塞在第一組奈米結構中的每一個之間及在第二組奈米結構中的每一個之間。形成介電襯層在第一組奈米結構及第二組奈米結構上。形成第一隔離結構在第一組奈米結構與第二組奈米結構之間。移除在第一組奈米結構中的每一個之間及在第二組奈米結構中的每一個之間的介電插塞。形成第一功函數金屬層在圍繞第一組奈米結構的閘極介電層上及在第一隔離結構的頂表面上。形成第二功函數金屬層在圍繞第二組奈米結構的閘極介電層上及在第一隔離結構的頂表面上。
以下的揭露內容提供許多不同的實施例或範例，以實施所提供的發明標的(subject matter)中的不同部件。以下敘述組件(components)及排列方式(arrangements)的特定範例，以簡化本揭露。當然，這些特定的範例僅為範例，而非用以限定。舉例而言，若是本揭露敘述了將第一部件形成於第二部件上(on)，即表示其可能包括前述第一部件與前述第二部件是以直接接觸(in direct contact)的方式來形成的實施例，且亦可能包括了將其他部件形成於前述第一部件與前述第二部件之間，而使前述第一部件與前述第二部件可能未直接接觸的實施例。如本文所用，形成第一部件在第二部件上代表著第一部件形成為與第二部件直接接觸。此外，本揭露可以在各種範例中重複元件符號及/或字母。這種重複本身並不決定所討論的各種實施例及/或配置之間的關係。
再者，為了便於描述，本文可以使用諸如「之下(beneath)」、「下方(below)」、「下(lower)」、「上方(above)」、「上(upper)」及其類似用語的空間相關用語來描述如圖式所示的一個元件或部件與另一個(些)元件或另一個(些)部件之間的關係。除了圖式中描繪的方向之外，空間相關用語旨在涵蓋裝置在使用中或操作中的不同方向。設備可以以其他方向來定向(旋轉90度或在其他方向)，且本文使用的空間相關用語可以據此相應地解釋。
應注意的是，在說明書中對「一個實施例(one embodiment)」、「一實施例(an embodiment)」、「一範例實施例(an example embodiment)」、「範例性(exemplary)」等的引用表示所描述的實施例可包括特定部件、結構或特性，但每個實施例可不需要包括特定部件、結構或特性。此外，這樣用語不一定指代相同的實施例。此外，當結合一實施例描述特定部件、結構或特性時，無論是否明確描述，結合其他實施例影響此些部件、結構或特性將在所屬技術領域中具有通常知識者的通常知識內。
應當理解的是，本文的片語或用語是為了描述而非限制的目的，使得本說明書的片語或用語將由所屬技術領域中具有通常知識者根據本文的教導來解釋。
在一些實施例中，用語「大約(about)」及「實質上(substantially)」可以表示給定量(given quantity)的數值在數值的20%範圍內變化(例如，數值的±1%、±2%、±3%、±4%、±5%、±10%、±20%)。這些數值僅是範例而不是限制性的。用語「大約(about)」及「實質上(substantially)」可以指所屬技術領域中具有通常知識者根據本文的教導解釋的數值的百分比。
隨著半導體技術的進步，引入了多閘極裝置，藉由增加閘極-通道耦合(gate-channel coupling)、降低關閉狀態電流(off-state current)及減少短通道效應(short-channel effects，SCE)來改善閘極控制。一種這樣的多閘極裝置是奈米結構電晶體，其包括全繞式閘極場效電晶體(gate-all-around field effect transistor，GAAFET)、奈米片電晶體、奈米線電晶體、多橋通道電晶體(multi bridge channel transistor)、奈米帶電晶體及其他類似裝置結構化電晶體。奈米結構電晶體以堆疊的(stacked)奈米片/奈米線配置提供通道。GAAFET裝置的名稱來自於可以在通道周圍延伸並在通道的多側上提供通道的閘極控制的閘極結構。奈米結構電晶體裝置與MOSFET製造製程兼容，其結構允許在保持閘極控制及減輕SCE的同時進行縮放。
在奈米結構電晶體中的閘極結構可以在兩個或更多個奈米結構電晶體上延伸。例如，閘極結構可以延伸跨越奈米結構電晶體的多個主動區域(例如，鰭片區域)。一旦形成閘極結構，圖案化製程可根據所需結構將一或多個閘極結構「切割(cut)」成較短的部分。換言之，圖案化製程可移除一或多個閘極結構的閘極部分，以形成一或多個隔離溝槽(也稱為「金屬切口(metal cuts)」)在奈米結構電晶體之間且使閘極結構分離成較短的部分。這個製程被稱為切割金屬閘極(cut-metal-gate，CMG)製程。隨後，可以填充介電材料，諸如氮化矽(silicon nitride，SiN)在閘極結構的分離部分之間形成的隔離溝槽，以形成閘極隔離結構，所述閘極隔離結構可以電性隔離經分離的(separated)閘極結構部分。
隨著對半導體裝置的更低功耗、更高性能及更小面積(統稱為「功耗、性能、面積(Power，Performance，Area，PPA)」)的需求不斷增加，奈米結構電晶體裝置面臨著挑戰。例如，在CMG製程期間中，可以移除堆疊的奈米片/奈米線通道的側面(side)上的金屬閘極結構(稱為「減少端蓋(end cap reduction)」)，以提高裝置性能。減少端蓋會增加跨越(across)奈米結構電晶體的閾值電壓(threshold voltage，V
t)變化。此外，對於具有叉片架構(forksheet architecture)(也稱為pi閘極(pi-gate))的堆疊的奈米片/奈米線通道，在奈米片/奈米線通道形成製程期間中，可能會損壞側壁間隔物。側壁間隔層損壞會導致金屬閘極擠壓(extrusion)及源極/汲極(source/drain，S/D)磊晶缺陷，從而降低裝置性能及製造良率。此外，在叉片/pi閘極(forksheet/pi-gate)架構中，堆疊的奈米片/奈米線通道之間的隔離壁(isolation wall)結構在形成期間中可能有接縫(seams)或空隙(voids)。隨後形成的金屬閘極結構可以填充接縫或空隙，且可以藉由(through)接縫或空隙與相鄰的S/D接觸結構電性短路。
本揭露中的各種實施例提供了用於在具有奈米結構電晶體(例如，GAAFET)的半導體裝置及/或在積體電路(integrated circuit ，IC)中的其他半導體裝置中形成閘極隔離壁的範例方法。半導體裝置可以具有第一組奈米結構通道及第二組奈米結構通道、及圍繞在第一組奈米結構通道及第二組奈米結構通道周圍的閘極介電層。半導體裝置還可以包括在第一組奈米結構通道周圍的第一功函數金屬層、及在第二組奈米結構通道周圍的第二功函數金屬層。閘極隔離壁可以設置在第一組奈米結構通道及第二組奈米結構通道之間，且與第一功函數金屬層及第二功函數金屬層接觸。閘極隔離結構可以設置在閘極隔離壁上，以電性隔離在第一組奈米結構通道及第二組奈米結構通道上的閘極結構。在一些實施例中，半導體裝置可以包括在奈米結構通道及閘極隔離壁之間的介電襯層。在一些實施例中，半導體裝置可以包括奈米結構通道及閘極隔離壁之間的氣隙。藉由閘極隔離壁及介電襯層，可以提高跨越奈米結構電晶體的V
t均勻性，減少金屬閘極擠壓缺陷及S/D磊晶缺陷，且可以減少金屬閘極結構與S/D接觸結構之間的電性短路缺陷。
第1圖顯示了根據一些實施例的具有閘極隔離壁的半導體裝置100的等距視圖。第2A圖及第2B圖顯示了根據一些實施例的跨越第3A圖所示的平面CC及C*-C*的半導體裝置100的局部平面圖。第3A圖顯示了根據一些實施例的沿著第1圖及第2A圖所示的線段A-A的半導體裝置100的局部剖面圖。第3B圖至第3D圖顯示了根據一些實施例的第3A圖中所示的半導體裝置100的放大區域D。第4圖顯示了根據一些實施例的沿著第1圖及第2A圖所示的線段B-B的半導體裝置100的局部剖面圖。
在一些實施例中，如第1圖及第3A圖所示，半導體裝置100可以包括奈米結構電晶體102-1及102-2。參照第1圖、第2A圖、第2B圖、第3A圖至第3D圖及第4圖，可以形成具有奈米結構電晶體102-1及102-2的半導體裝置100在基板104上，且可以藉由淺溝槽隔離(shallow trench isolation，STI)區域106、閘極隔離壁116及閘極隔離結構130隔離。每個奈米結構電晶體102-1及102-2可以包括奈米結構108-1、108-2及108-3(統稱為「奈米結構108」)、鰭片結構112、閘極介電層122、閘極結構124-1及124-2(統稱為「閘極結構124」)、閘極間隔物120、S/D結構114、介電襯層118、蝕刻停止層(etch stop layer，ESL)126、S/D接觸結構132及層間介電(interlayer dielectric，ILD)層136。
在一些實施例中，奈米結構電晶體102-1及102-2之兩者可以為n型奈米結構場效電晶體(n-type nanostructure field-effect transistors，NFET)。在一些實施例中，奈米結構電晶體102-1可以是NFET且具有n型S/D結構114。奈米結構電晶體102-2可以是p型奈米結構場效電晶體(p-type nanostructure field-effect transistor，PFET)且具有p型S/D結構114。在一些實施例中，奈米結構電晶體102-1及102-2之兩者可以為PFET。雖然第1圖顯示了兩個奈米結構電晶體，但是半導體裝置100可以具有任何數量的奈米結構電晶體。此外，半導體裝置100可以藉由使用其他結構部件結合到IC中，諸如導電導孔、導線、介電層、鈍化層及互連，且為簡單起見未顯示這些部件。除非另有說明，否則具有相同註釋的奈米結構電晶體102-1及102-2的元件的討論適用於彼此。而且，相似的元件符號通常表示相同的、功能相似的及/或結構相似的元件。
參照第1圖，基板104可以包括半導體材料，諸如矽(silicon)。在一些實施例中，基板104包括結晶矽(crystalline silicon)基板(例如，晶圓(wafer))。在一些實施例中，基板104包括(i)元素半導體(elementary semiconductor)，諸如鍺(germanium)；(ii)化合物半導體(compound semiconductor)，包括碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)；(iii)合金半導體(alloy semiconductor)，包括碳化矽鍺(silicon germanium carbide)、矽鍺(silicon germanium)、磷砷化鎵(gallium arsenic phosphide)及/或砷化鋁鎵(aluminum gallium arsenide)；或(iv)其組合。此外，可根據設計要求(例如，p型基板或n型基板)摻雜基板104。在一些實施例中，可以p型摻質(例如，硼(boron)、銦(indium)、鋁(aluminum)或鎵(gallium))或n型摻質(例如，磷(phosphorus)或砷(arsenic))摻雜基板104。
STI區域106可以提供奈米結構電晶體102-1及102-2彼此之間以及與基板104上的相鄰奈米結構電晶體(未顯示)及/或與基板104積體化或沉積在基板104上的相鄰主動及被動元件(未顯示)之間的電性隔離104。STI區域106可以由介電材料製成。在一些實施例中，STI區域106可以包括氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、摻氟矽酸鹽玻璃(fluorine-doped silicate glass，FSG)、低介電常數(低k，low dielectric constant，low-k)介電材料及/或其他合適的絕緣材料。在一些實施例中，STI區域106可以包括多層結構。
參照第1圖、第2A圖、第2B圖、第3A圖至第3D圖及第4圖，可以形成奈米結構108及鰭片結構112在基板104的圖案化部分上。本文揭露的奈米結構及鰭片結構的實施例可以藉由任何合適的方法圖案化。例如，可以使用一或多種光微影製程來使奈米結構及鰭片結構圖案化，包括雙重圖案化或多重圖案化製程。雙重圖案化或多重圖案化製程可以結合光微影及自對準製程，形成具有例如比使用單一且直接的光微影製程可獲得的間距更小的間距的圖案。例如，形成犧牲層在基板上方並使用光微影製程圖案化。可以使用自對準製程形成間隔物在圖案化的犧牲層旁邊(alongside)。然後移除犧牲層，之後可以使用剩餘的間隔物來使奈米結構及鰭片結構圖案化。
如第1圖及第2A圖所示，奈米結構108及鰭片結構112可以沿X軸延伸並穿過奈米結構電晶體102-1及102-2。在一些實施例中，可以設置奈米結構108及鰭片結構112在基板104上。奈米結構108可以包括一組奈米結構(a set of nanostructures)108-1、108-2及108-3，其可以是奈米片、奈米線或奈米帶。每個奈米結構108可以形成在奈米結構電晶體102-1及102-2的閘極結構124下層的(underlying)通道區域。在一些實施例中，奈米結構108及鰭片結構112可以包括類似於或不同於基板104的半導體材料。在一些實施例中，奈米結構108及鰭片結構112可以包括矽。在一些實施例中，奈米結構108可以包括矽鍺。奈米結構108的半導體材料可以是未摻雜的，或者可以在其的磊晶生長製程期間中被原位摻雜。在一些實施例中，每個奈米結構108可具有沿Z軸的厚度108t，且可在大約5nm至大約15nm範圍內。每個奈米結構108之間沿Z軸的距離可以在大約9nm至大約12nm的範圍內。參照第1圖、第2A圖、第2B圖、第3A圖至第3D圖及第4圖，閘極結構124下方的奈米結構108可以形成半導體裝置100的通道區域，且代表半導體裝置100的載流結構(current carrying structures)。在一些實施例中，閘極結構124下方的奈米結構108的通道長度(channel length，L
g)可以在大約10nm至大約18nm的範圍內。雖然第3A圖中顯示了三層奈米結構108，但是奈米結構電晶體102-1及102-2可以具有任意數量的奈米結構108。
參照第1圖、第2A圖、第2B圖、第3A圖至第3D圖及第4圖，閘極介電層122及閘極結構124可以是多層結構，且可以圍繞奈米結構108的中間部分。在一些實施例中，每個奈米結構108可以被一或多層閘極結構124圍繞，其中閘極結構124可稱為「全繞式閘極(GAA)結構」，且奈米結構電晶體102-1及102-2也可稱為「GAAFET 102-1及102-2」。
如第3A圖所示，閘極介電層122可以包括界面層119及高介電常數(高k，high dielectric constant，high-k)介電層121。在一些實施例中，閘極介電層122可以包括與奈米結構108直接接觸的高k介電層121。用語「高k」可以指高介電常數。在半導體裝置結構及製造製程領域中，高k可指代大於氧化矽的介電常數的介電常數(例如，大於大約3.9)。在一些實施例中，界面層119可以包括藉由沉積製程或氧化製程形成的氧化矽。在一些實施例中，高k介電層121可以包括氧化鉿(hafnium oxide)、氧化鋯(zirconium oxide)及其他合適的高k介電材料。如第3A圖至第3C圖所示，閘極介電層122可以圍繞每個奈米結構108，並因此使奈米結構108彼此電性隔離並與導電閘極結構124電性隔離，以防止在奈米結構電晶體102-1及102-2的操作期間中的閘極結構124及奈米結構108之間的短路。在一些實施例中，界面層119可具有從大約1nm到大約1.5nm的厚度範圍。在一些實施例中，高k介電層121可具有從大約1nm到大約2.5nm的厚度範圍。在一些實施例中，如第2A圖及第2B圖所示，可以設置高k介電層121在閘極間隔物120上。在一些實施例中，如第3A圖至第3D圖所示，奈米結構108可以具有叉片/pi閘極架構。如第2B圖所示，可以設置高k介電層121在閘極間隔物120及導電閘極結構124之間，以在奈米結構108的片狀形成期間中保護閘極間隔物120。其結果是，可以減少金屬閘極擠壓及S/D磊晶缺陷，從而提高裝置性能及製造良率。
在一些實施例中，如第3A圖所示，閘極結構124-1可以包括功函數金屬層123A、123B及123C(統稱為「功函數金屬層123-1」)及金屬填充物125。閘極結構124-2可以包括功函數金屬層123-2及金屬填充物125。功函數金屬層123-1及123-2(統稱為「功函數金屬層123」)可以圍繞奈米結構108並且可以包括功函數金屬，以調整奈米結構電晶體102-1及102-2的V
t。在一些實施例中，如第3A圖至第3D圖所示，功函數金屬層123A可以包圍奈米結構108的四個側面，功函數金屬層123B可以包圍奈米結構108的三個側面。在一些實施例中，如第3A圖所示，可設置功函數金屬層123-1及123-2的一部分在閘極隔離壁116的頂表面上。第3A圖至第3C圖說明了在奈米結構電晶體102-1中的三個功函數金屬層及在奈米結構電晶體102-2中的一個功函數金屬層，且奈米結構電晶體102-1及102-2可以包括任何數量的功函數金屬層，用於V
t調整(例如，超低(ultra-low)V
t、低(low)V
t及標準(standard)V
t)。
在一些實施例中，可以設置閘極隔離壁116的頂表面在頂部奈米結構108-3的頂表面及底表面之間。因此，閘極隔離壁116的高度可以小於奈米結構108的高度。在一些實施例中，閘極隔離壁116的高度可以控制圍繞頂部奈米結構108-3的功函數金屬層123的覆蓋(coverage)。
在一些實施例中，n型功函數金屬層123(例如，功函數金屬層123-1)可以包括鋁(aluminum)、鈦鋁(titanium aluminum)、碳化鈦鋁(titanium aluminum carbon)、鉭鋁(tantalum aluminum)、碳化鉭鋁(tantalum aluminum carbon)、碳矽化鉭(tantalum silicon carbide)、碳化鉿(hafnium carbide)、矽(silicon)、氮化鈦(titanium nitride)、氮化鈦矽(titanium silicon nitride)或其他合適的功函數金屬。在一些實施例中，p型功函數金屬層123(例如，功函數金屬層123-2)可以包括氮化鈦(titanium nitride)、氮化鈦矽(titanium silicon nitride)、氮化鉭(tantalum nitride)、氮化碳鎢(tungsten carbon nitride)、鎢(tungsten)、鉬(molybdenum)或其他合適的功函數金屬。在一些實施例中，功函數金屬層123可以包括單一金屬層(例如，功函數金屬層123-2)或金屬層堆疊物(例如，功函數金屬層123-1)。金屬層堆疊物可以包括功函數值彼此相等或不同的功函數金屬。在一些實施例中，功函數金屬層123可具有從大約2nm到大約6nm的厚度範圍。
金屬填充物125可以包括鈦(titanium)、鉭(tantalum)、鋁(aluminum)、鈷(cobalt)、鎢(tungsten)、鎳(nickel)、釕(ruthenium)、或其他合適的導電材料。取決於相鄰奈米結構108之間的空間及閘極結構124的層的厚度，奈米結構108可以被填充相鄰奈米結構108之間的空間的一或多層閘極結構124圍繞。
參照第1圖、第2A圖、第2B圖、第3A圖至第3D圖及第4圖，可以設置閘極間隔物120在閘極結構124的側壁上並與閘極介電層122接觸。閘極間隔物120可以包括絕緣材料，諸如氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、碳氮化矽(silicon carbonitride)、碳氧化矽(silicon oxycarbide)、碳氮氧化矽(silicon oxycarbonitride)、低k材料及其組合。閘極間隔物120可以包括絕緣層的單層或堆疊物。在一些實施例中，閘極間隔物120可具有介電常數小於大約3.9(例如，大約3.5、大約3.0或大約2.8)的低k材料。
可以設置S/D結構114在基板104上及奈米結構108的兩側上。S/D結構114可以用作奈米結構電晶體102-1或102-2的S/D區域。在一些實施例中，S/D結構114可以具有任何幾何形狀，諸如多邊形(polygon)、橢圓形(ellipsis)及圓形(circle)。在一些實施例中，S/D結構114可以包括磊晶生長的半導體材料，諸如矽(例如，與基板104相同的材料)。在一些實施例中，磊晶生長的半導體材料可以包括不同於基板104的材料的磊晶生長的半導體材料，諸如矽鍺，且在閘極結構124下方的通道區域上施加應變(strain)。由於這些磊晶生長的半導體材料的晶格常數(lattice constant)不同於基板104的材料，通道區域受到應變以增加在半導體裝置100的通道區域中的載子遷移率(carrier mobility)。磊晶生長的半導體材料可以包括：(i)半導體材料，諸如鍺(germanium)及矽(silicon)；(ii)化合物半導體材料，諸如砷化鎵(gallium arsenide)及砷化鋁鎵(aluminum gallium arsenide)；(iii)半導體合金，諸如矽鍺(silicon germanium)及磷砷化鎵(gallium arsenide phosphide)。
在一些實施例中，S/D結構114可以包括矽，且可以在磊晶生長製程期間中使用諸如磷及砷的n型摻質原位摻雜。在一些實施例中，S/D結構114可以包括矽、矽鍺、鍺或III-V族材料(例如，銻化銦(indium antimonide)、銻化鎵(gallium antimonide,)或銻化銦鎵(indium gallium antimonide))，且可以在磊晶生長製程期間中使用諸如硼(boron)、銦(indium)及鎵(gallium)的p型摻質原位摻雜。在一些實施例中，S/D結構114可以包括一或多個磊晶層，其中每個磊晶層可以具有不同的組分。
在一些實施例中，可以設置S/D接觸結構132在S/D結構114上。可以配置S/D接觸結構132以連接S/D結構114到半導體裝置100及/或積體電路的其他元件。可以形成S/D接觸結構132在ILD層136內。根據一些實施例，S/D接觸結構132可以包括金屬矽化物(metal silicide)層及設置在金屬矽化物層上的導電區域(未顯示)。在一些實施例中，金屬矽化物層可包括由沉積在磊晶鰭片區域114上的一或多種低功函數金屬形成的金屬矽化物。用於形成金屬矽化物層的功函數金屬的範例可包括鈦(titanium)、鉭(tantalum)、鎳(nickel)及/或其他合適的功函數金屬。在一些實施例中，導電區域可以包括一或多種金屬，諸如釕、鈷、鎳及其他合適的金屬。
參照第1圖、第2A圖、第2B圖、第3A圖至第3D圖及第4圖，在一些實施例中，可以設置ESL 126在STI區域106、S/D結構114及閘極間隔物120的側壁上。為簡要起見，第1圖中未顯示ESL 126。可以配置ESL 126，以在形成S/D接觸結構在S/D結構114上的期間中保護STI區域106、S/D結構114及閘極結構124。在一些實施例中，ESL 126可以包括，例如，氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、碳化矽(silicon carbide)、碳氮化矽(silicon carbonitride)、氮化硼(boron nitride)、氮化矽硼(silicon boron nitride)、碳氮矽化硼(silicon carbon boron nitride)或其組合。
可以設置ILD層136在S/D結構114及STI區域106上方的ESL 126上。ILD層136可以包括使用適用於可流動的(flowable)介電材料的沉積方法沉積的介電材料。例如，可以使用流動式化學氣相沉積(flowable chemical vapor deposition，FCVD)來沉積可流動的氧化矽。在一些實施例中，介電材料可以包括氧化矽。在一些實施例中，為簡要起見，第4圖未顯示ILD層136。
參照第1圖、第2A圖、第2B圖、第3A圖至第3D圖及第4圖，可以設置閘極隔離壁116在奈米結構電晶體102-1的奈米結構108及奈米結構電晶體102-2的奈米結構108之間。在一些實施例中，如第3A圖所示，閘極隔離壁116可以設置在STI區域106上方的介電襯層118上。在一些實施例中，如第2A圖及第4圖所示，閘極隔離壁116可以被限制(confined)在閘極間隔物120之間，且g受到介電襯層118及高k介電層121包圍(enclosed)。其結果是，閘極結構124可能不會藉由在閘極隔離壁116中的空隙/接縫而與S/D接觸結構132短路。在一些實施例中，閘極隔離壁116可以包括介電材料，諸如氧化矽(silicon oxide)、氧化鋁(aluminum oxide)、氧化鋯(zirconium oxide)、氮化矽(silicon nitride)及碳氮氧化矽(silicon carbon oxynitride)。在一些實施例中，如第3A圖所示，與奈米結構108相鄰的閘極隔離壁116的側壁可以具有以交替配置(alternate configuration)排列(arranged)的凹面及凸面(concave and convex surfaces)。藉由閘極隔離壁116，可以在奈米結構電晶體102-1及102-2以及其他奈米結構電晶體中均勻地形成功函數金屬層123。其結果是，可以提高跨越在半導體裝置100中的奈米結構電晶體的V
t均勻性。
參照第2A圖、第2B圖、第3A圖、第3B圖及第4圖，可以設置介電襯層118在閘極隔離壁116的底部處的高k介電層121上以及高k介電層121及鄰近奈米結構108的側表面的閘極隔離壁116之間。在一些實施例中，如第2A圖、第2B圖及第3A圖至第3C圖所示，介電襯層118可以作為奈米結構電晶體102的端蓋介電質(end cap dielectric)，以覆蓋閘極結構124的端部。介電襯層118的尺寸可以控制在奈米結構108上的功函數金屬層123的均勻性。在一些實施例中，介電襯層118可以具有從大約1nm到大約3nm的厚度範圍。在一些實施例中，介電襯層118可以包括氧化矽、氧化鋁、氧化鋯、氮化矽、碳氮氧化矽或其他合適的介電材料。
在一些實施例中，相對於高k介電層121及閘極隔離壁116，介電襯層118可具有高蝕刻選擇比(etch selectivity)。用語「蝕刻選擇比(etch selectivity)」可指在相同蝕刻條件下兩種不同材料的蝕刻速率的比(ratio)。在一些實施例中，介電襯層118及高k介電層121之間的蝕刻選擇比可以大於大約100，以控制端蓋尺寸及在奈米結構108上的功函數金屬層123的均勻性。在一些實施例中，介電襯層118及閘極隔離壁116之間的蝕刻選擇比可以大於大約100，以控制端蓋尺寸及在奈米結構108上的功函數金屬層123的均勻性。
在一些實施例中，如第3C圖所示，介電襯層118可以藉由高k介電層121及閘極隔離壁116之間的氣隙318代替。在一些實施例中，氣隙318可以減小奈米結構電晶體102的寄生電容並提高裝置性能。在一些實施例中，如第3D圖所示，可以功函數金屬層123填充氣隙318，且功函數金屬層123可以圍繞奈米結構108，這可以改善奈米結構電晶體102的閘極控制並減輕SCE。
參照第1圖、第2A圖、第2B圖、第3A圖至第3D圖及第4圖，可以設置閘極隔離結構130在閘極隔離壁116的頂表面上。在一些實施例中，如第3A圖所示，閘極隔離結構130可以延伸穿過金屬填充物125，且可以電性隔離奈米結構電晶體102-1及102-2之間的金屬填充物125。在一些實施例中，閘極隔離結構130可以包括氮化矽、氧化矽及/或其他合適的介電材料。在一些實施例中，閘極隔離結構130可以包括單層介電層或介電層堆疊物。在一些實施例中，如第3A圖中的虛線區域E所示，閘極隔離結構130可以垂直延伸穿過金屬填充物125及閘極隔離壁116。在一些實施例中，閘極隔離結構130可以延伸穿過介電襯層118及高k介電層121進入STI區域106(未顯示)。在一些實施例中，如第2A圖所示，閘極隔離結構130可以限制在閘極間隔物120之間。在一些實施例中，如第4圖中的虛線區域F所示，閘極隔離結構130可以沿X軸水平延伸跨越(across)閘極間隔物120及ESL 126進入ILD層136。
第5圖是根據一些實施例的用於製造具有閘極隔離壁的半導體裝置100的方法500的流程圖。方法500可以不限於奈米結構電晶體裝置，且可以適用於將從閘極隔離壁得到益處的其他裝置。額外的製造操作可以在方法500的各種操作之間執行，且可以僅為了清楚及便於描述而被省略。可以在方法500之前、期間中及/或之後提供額外製程，本文簡要描述了這些額外製程中的一或多個製程。此外，並非所有操作都需要執行本文提供的揭露內容。此外，一些操作可以同時(simultaneously)執行、或以不同於第5圖所示的順序執行。在一些實施例中，可以執行一或多個其他操作以補充或代替當前描述的操作。
為了說明的的，將參照用於製造如第6圖至第16圖、第17A圖、第17B圖、第18圖、第19圖、第20A圖至第20D圖、第21圖、第22A圖至第22E圖、第23圖至第25圖、第26A圖至第26C圖、第27圖至第31圖所示的半導體裝置100的範例製造製程，來描述第5圖所示的操作。第6圖至第16圖、第17A圖、第17B圖、第18圖、第19圖、第20A圖至第20D圖、第21圖、第22A圖至第22E圖、第23圖至第25圖、第26A圖至第26C圖、第27圖至第31圖顯示了根據一些實施例的具有閘極隔離壁的半導體裝置100的在其的製造的各個階段的平面圖及剖面圖。在一些實施例中，第22B圖至第22D圖顯示了第22A圖中所示的半導體裝置100的放大區域G。在一些實施例中，第26B圖及第26C圖顯示了第26A圖中所示的半導體裝置100的放大區域H。在第6圖至第16圖、第17A圖、第17B圖、第18圖、第19圖、第20A圖至第20D圖、第21圖、第22A圖至第22E圖、第23圖至第25圖、第26A圖至第26C圖、第27圖至第31圖中所示的元件與在第1圖、第2A圖、第2B圖、第3A圖至第3D圖及第4圖中的元件具有相同的註釋。
參照第5圖，方法500開始於操作510及形成第一組奈米結構及第二組奈米結構在基板上方的製程。例如，第1圖及第6圖至第8圖，可以形成用於奈米結構電晶體102-1的第一組奈米結構108及用於奈米結構電晶體102-2的第二組奈米結構108在基板104上方。第6圖顯示了根據一些實施例的跨越第7圖所示的平面CC的半導體裝置100的平面圖。第7圖顯示了根據一些實施例的沿第6圖所示的線段A-A的半導體裝置100的剖面圖。第8圖顯示了根據一些實施例的沿第6圖所示的線段B-B的半導體裝置100的剖面圖。
在一些實施例中，可以磊晶生長第一組及第二組奈米結構108在基板104上，且在替代配置中可與額外的奈米結構堆疊。可以藉由上述雙重或多重圖案化製程，使奈米結構108及額外的奈米結構圖案化。如第7圖所示，可以在後續製程中移除額外的奈米結構，以形成垂直堆疊且彼此分離的奈米結構108。在一些實施例中，每個奈米結構108可具有厚度108t，所述厚度108t沿Z軸可以在從大約5nm至大約15nm的範圍內。每個奈米結構108之間的間距沿Z軸可以在大約9nm至大約12nm的範圍內。在一些實施例中，第一組及第二組奈米結構108可以包括不同於基板104的半導體材料。在一些實施例中，第一組及第二組奈米結構108可以包括與基板104相同的半導體材料。在一些實施例中，基板104及第一及第二組奈米結構108可以包括矽。在一些實施例中，額外的奈米結構可以包括矽鍺。在一些實施例中，如第6圖所示，可以形成奈米結構108在N型井(N-Well)中，以構建p型奈米結構電晶體。在一些實施例中，如第6圖所示，可以形成奈米結構108在P型井(P-Well)中，以構建n型奈米結構電晶體。N型井及P型井是分別摻雜有n型及p型摻質的基板的一部分，可以在其上構建奈米結構電晶體。
參照第5圖，在操作520中，形成為圍繞第一組奈米結構及第二組奈米結構的閘極介電層。例如，如第6圖至第8圖所示，可以圍繞第一組及第二組奈米結構108來形成閘極介電層122。在一些實施例中，閘極介電層122可以包括形成在奈米結構108上的界面層119及形成在界面層119上的高k介電層121。在一些實施例中，閘極介電層122可以包括形成為與奈米結構108直接接觸的高k介電層121。在一些實施例中，如第6圖至第8圖所示，可以形成高k介電層121在STI區域106及閘極間隔物120的側壁上。
在一些實施例中，界面層119可以包括藉由沉積製程或氧化製程形成的氧化矽。在一些實施例中，高k介電層121可以包括藉由原子層沉積(atomic layer deposition，ALD)、化學氣相沉積(chemical vapor deposition，CVD)或其他合適的沉積方法共形(conformally)沉積的氧化鉿、氧化鋯及其他合適的高k介電材料。在一些實施例中，界面層119可具有從大約1nm到大約1.5nm的厚度範圍。在一些實施例中，高k介電層121可具有從大約1nm到大約2.5nm的厚度範圍。
參照第5圖，在操作530中，形成介電插塞在第一組奈米結構中的每一個之間及在第二組奈米結構中的每一個之間。例如，如第9圖至第11圖所示，可以形成介電插塞1018在每個奈米結構108之間。第9圖顯示根據一些實施例的跨越第10圖所示的平面C-C的半導體裝置100的平面圖。第10圖顯示了根據一些實施例的沿第9圖所示的線段A-A的半導體裝置100的剖面圖。第11圖顯示了根據一些實施例的沿第9圖所示的線段B-B的半導體裝置100的剖面圖。
在一些實施例中，形成介電插塞1018可以包括毯覆式地(blanket)沉積介電材料在高k介電層121上，且移除每個奈米結構108之間的空間外面(outside)的介電材料。在一些實施例中，可以藉由ALD、CVD或其他合適的沉積方法毯覆式地沉積介電材料。介電材料可以填充每個奈米結構108之間的空間。在一些實施例中，可以回蝕經沉積的介電材料，以移除每個奈米結構108之間的空間外面的介電材料，例如，奈米結構108的頂表面及側壁表面上的介電材料及在奈米結構電晶體102-1中的第一組奈米結構108及奈米結構電晶體102-2中的第二組奈米結構108之間的介電材料。在一些實施例中，可藉由定向(directional)蝕刻製程或非等向性(anisotropic)蝕刻製程，諸如電漿乾式蝕刻(plasma dry etching)製程，以移除經沉積的介電材料。在一些實施例中，介電插塞1018可以包括氧化矽、氧化鋁、氧化鋯、氮化矽、碳氮氧化矽或其他合適的介電材料。在一些實施例中，相對於高k介電層121，介電插塞1018可具有高蝕刻選擇比(例如，大於大約100)。高k介電層121可用作蝕刻停止層。在定向蝕刻製程之後，可以移除在奈米結構108的側表面上、在頂部的奈米結構108-3的頂表面上及在STI區域106的頂表面上的介電材料，以暴露高k介電層121。
參照第5圖，在操作540中，形成介電襯層在第一組奈米結構及第二組奈米結構上。例如，如第9圖至第11圖所示，可以形成介電襯層118在圍繞奈米結構108且在STI區域106上方的高k介電層121上。在一些實施例中，可以藉由ALD、CVD、或其他合適的沉積方法共形沉積介電襯層118在高k介電層121上。在一些實施例中，介電襯層118可具有從大約1nm到大約3nm的厚度範圍。在一些實施例中，介電襯層118可以作為奈米結構電晶體102-1及102-2的端蓋介電質。在一些實施例中，相較於介電插塞1018，介電襯層118的厚度更薄可以改善端蓋尺寸的控制以及隨後形成在奈米結構108上的功函數金屬層123的均勻性。在一些實施例中，介電襯層118可以包括氧化矽、氧化鋁、氧化鋯、氮化矽、碳氮氧化矽或其他合適的介電材料。在一些實施例中，介電襯層118及介電插塞1018可以包括相同的介電材料，且可以在隨後的蝕刻製程中一起被移除。在一些實施例中，介電襯層118可包括不同於介電插塞1018的介電材料，且可在不同的蝕刻製程中移除介電襯層118及介電插塞1018。在一些實施例中，相對於高k介電層121，介電襯層118可以具有高蝕刻選擇比(例如，大於大約100)。
參照第5圖，在操作550中，可以形成第一隔離結構在第一組奈米結構及第二組奈米結構之間。例如，如第12圖至第16圖、第17A圖、第17B圖、第18圖、第19圖、第20A圖至第20D圖，可以形成閘極隔離壁116在奈米結構電晶體102-1中的第一組奈米結構108及奈米結構電晶體102-2中的第二組奈米結構108之間。在一些實施例中，閘極隔離壁116的形成可以包括形成隔離壁襯層1216及沉積隔離材料在第一組及第二組奈米結構108之間的隔離壁襯層1216上。第12圖、第15圖及第18圖分別顯示了根據一些實施例的跨越如第13圖、第16圖及第19圖所示的平面C-C的半導體裝置100的平面圖。第13圖、第16圖及第19圖分別顯示了根據一些實施例，沿第12圖、第15圖及第18圖所示的線段A-A的半導體裝置100的剖面圖。第14圖、第17A圖、第20A圖及第20B圖分別顯示了根據一些實施例，沿第12圖、第15圖及第18圖所示的線段B-B的半導體裝置100的剖面圖。第17B圖、第20C圖及第20D圖分別顯示了根據一些實施例，沿第15圖及第18圖所示的線段B*-B*的半導體裝置100的剖面圖。
在一些實施例中，如第12圖至第14圖所示，可以形成隔離壁襯層1216在奈米結構108周圍及STI區域106上方的介電襯層118上。在一些實施例中，可以藉由ALD、CVD或其他合適的沉積方法，共形地沉積隔離壁襯層1216在介電襯層118上。在一些實施例中，隔離壁襯層1216可以包括介電材料，諸如氧化矽、氧化鋁、氧化鋯、氮化矽及碳氮氧化矽。
如第12圖至第14圖所示，在形成隔離壁襯層1216之後，可以形成遮罩層1242。在一些實施例中，可以毯覆式地沉積遮罩層1242在半導體裝置100上且可以回蝕遮罩層1242。遮罩層1242的頂表面可以處於頂部奈米結構108-3的頂表面及底表面之間的水平(level)處。在一些實施例中，遮罩層1242可以包括底部抗反射塗層(bottom anti-reflection coating)及/或其他合適的介電材料。
形成遮罩層1242之後，可以蝕刻隔離壁襯層1216。在一些實施例中，可以藉由蝕刻製程移除在頂部奈米結構108-3的頂表面上的隔離壁襯層1216。在蝕刻製程期間中，遮罩層1242可以作為蝕刻停止層。蝕刻製程可以在頂部奈米結構108-3的頂表面及底表面之間的水平處對準(align)隔離壁襯層1216及遮罩層1242的頂表面。因此，如第13圖所示，在奈米結構108的側表面上的隔離壁襯層1216的高度可以小於奈米結構108的高度。在一些實施例中，隔離壁襯層1216的高度可以控制隨後形成的功函數金屬層的覆蓋，所述功函數金屬層圍繞頂部奈米結構108-3。隨後形成的功函數金屬層在奈米結構108上的覆蓋可影響奈米結構電晶體102-1及102-2的V
t。
如第15圖、第16圖、第17A圖及第17B圖所示，在蝕刻隔離壁襯層1216之後，可以移除隔離壁襯層1216的一部分，以限定閘極隔離壁的位置。在一些實施例中，如第15圖及第16圖所示，可以形成遮罩層1542在奈米結構電晶體102-1中的第一組奈米結構108及奈米結構電晶體102-2中的第二組奈米結構108之間。在一些實施例中，遮罩層1542可以包括光阻、底部抗反射塗層、硬遮罩及/或其他合適的材料。遮罩層1542可以覆蓋第一組及第二組奈米結構108之間的隔離壁襯層1216。在一些實施例中，如第15圖、第16圖、第17A圖及第17B圖所示，被遮罩層1542覆蓋的區域可以稱為「暗區域(dark regions)」，且未被遮罩層1542覆蓋的區域可以稱為「開放區域(open regions)」。如第16圖、第17A圖及第17B圖所示，可以藉由蝕刻製程移除未被遮罩層1542覆蓋的隔離壁襯層1216。
如第18圖、第19圖及第20A圖至第20D圖，移除遮罩層1542外面的隔離壁襯層1216的一部分之後，可以沉積隔離材料在第一組及第二組奈米結構108之間的隔離壁襯層1216上。在一些實施例中，如第20A圖及第20C圖所示，在移除遮罩層1542之後，可以藉由ALD、CVD或其他合適的沉積方法，毯覆式地沉積隔離材料在隔離壁襯層1216及介電襯層118上。在一些實施例中，經沉積的隔離材料可以包括與隔離壁襯層1216相同的介電材料。因此，如第19圖所示，在第一組及第二組奈米結構108之間的經沉積的隔離材料可以與隔離壁襯層1216合併(merge with)，且形成閘極隔離壁116。可以藉由蝕刻製程移除沉積在介電襯層118上的隔離材料。在一些實施例中，閘極隔離壁116及介電襯層118可以包括不同的介電材料。在一些實施例中，如第20B圖及第20D圖所示，介電襯層118及閘極隔離壁116之間的蝕刻選擇比可以大於大約100，使得蝕刻製程可以移除介電襯層118上的隔離材料而不移除介電襯層118。在一些實施例中，閘極隔離壁116及介電襯層118可以包括相同的介電材料。
參照第5圖，在操作560中，形成第一功函數金屬層在圍繞第一組奈米結構的閘極介電層上及在第一隔離結構的頂表面上。例如，如第21圖、第22A圖至第22E圖、第23圖及第24圖，可以形成功函數金屬層123A及123B在圍繞第一組奈米結構108的閘極介電層122上及在閘極隔離壁116的頂表面上。第21圖顯示了根據一些實施例的跨越第22A圖所示的平面C-C的半導體裝置100的平面圖。第22A圖及第23圖顯示了根據一些實施例，在沉積功函數金屬層之前及之後，沿著第21圖所示的線段A-A的半導體裝置100的剖面圖。第24圖顯示了根據一些實施例的在沉積功函數金屬層之後，沿第21圖所示的線段B-B的半導體裝置100的剖面圖。第22B圖及第22C圖顯示了根據一些實施例，具有用於第22A圖所示的介電襯層118及閘極隔離壁116的不同介電材料的半導體裝置100的放大區域G。在一些實施例中，介電襯層118及閘極隔離壁116之間的蝕刻選擇比可以大於大約100，以控制端蓋尺寸。第22D圖及第22E圖顯示了根據一些實施例的具有用於第22A圖所示的介電襯層118及閘極隔離壁116的相同介電材料的半導體裝置100的放大區域G。
在一些實施例中，可以形成遮罩層2242在奈米結構電晶體102-2上，以覆蓋第二組奈米結構108。遮罩層2242可以包括光阻、底部抗反射塗層、硬遮罩及/或其他合適的材料。可以藉由蝕刻製程移除第一組奈米結構108周圍的介電插塞1018及介電襯層118。蝕刻製程可以暴露閘極隔離壁116。在蝕刻製程之後，如第22A圖至第22E圖所示，可以形成以交替配置排列的凹面及凸面在閘極隔離壁116的側壁上。在一些實施例中，如第22B圖所示，在蝕刻製程之後，可以保留介電襯層118的一部分在高k介電層121及閘極隔離壁116之間。如第21圖所示，在移除介電插塞1018及介電襯層118的製程中，形成在閘極間隔物120上的高k介電層121可以保護閘極間隔物120，防止閘極間隔物損壞。因此，在後續製造製程中，可以減少在奈米結構電晶體102-1中的金屬閘極擠壓及S/D磊晶缺陷。
在一些實施例中，如第22C圖所示，在蝕刻製程之後，可以移除高k介電層121及閘極隔離壁116之間的介電襯層118。其結果是，可以形成氣隙2218在高k介電層121及閘極隔離壁116之間。在一些實施例中，在後續製程中，可以功函數金屬填充氣隙2218，以改善閘極控制並減輕SCE。在一些實施例中，氣隙2218可以受到功函數金屬層123A及閘極隔離壁116包圍。氣隙2218可以減少寄生電容並提高裝置性能。
在一些實施例中，閘極隔離壁116及介電襯層118可以包括相同的介電材料，且遮罩層2242可以覆蓋第二組奈米結構108及閘極隔離壁116。在蝕刻製程之後，如第22D圖及第22E圖所示，可以移除由第22D圖及第22E圖中的虛線區域指示的閘極隔離壁116的額外部分(extra portions)。因此，在後續製程中，可以額外的功函數金屬填充在奈米結構電晶體102-1的奈米結構108之間，這可以進一步改善閘極控制並減輕SCE。
如第23圖及第24圖所示，移除第一組奈米結構108周圍的介電插塞1018及介電襯層118之後，可以形成功函數金屬層123A及123B。在一些實施例中，可以移除遮罩層2242，且可以共形地沉積功函數金屬層123A及123B在第一組奈米結構108、閘極隔離壁116及介電襯層118周圍的高k介電層121上。在一些實施例中，可以藉由ALD、CVD或其他合適的沉積方法來沉積功函數金屬層123A及123B。在一些實施例中，功函數金屬層123A及123B中的每一個可具有從大約1nm到大約3nm的厚度範圍。
在一些實施例中，功函數金屬層123A及123B可以包括不同的功函數金屬，以調節奈米結構電晶體102-1的V
t。在一些實施例中，功函數金屬層123A可以包括鋁(aluminum)、鈦鋁(titanium aluminum)、鈦鋁碳(titanium aluminum carbon)、鉭鋁(tantalum aluminum)、鉭鋁碳(tantalum aluminum carbon)、鉭碳化矽(tantalum silicon carbide)、碳化鉿(hafnium carbide)或其他合適的功函數金屬。在一些實施例中，功函數金屬層123B可以包括矽(silicon)、氮化鈦(titanium nitride)、氮化鈦矽(titanium silicon nitride)或其他合適的功函數金屬。在沉積功函數金屬之後，如第23圖所示，功函數金屬層123A及123B可以圍繞第一組奈米結構108，且可以與閘極隔離壁116及介電襯層118的側壁表面接觸。在一些實施例中，功函數金屬層123A可圍繞第一組奈米結構108的四個側邊，且功函數金屬層123B可圍繞第一組奈米結構108的三個側邊。具有介電襯層118及閘極隔離壁116，功函數金屬層123A及123B可以跨越不同的奈米結構電晶體在奈米結構108周圍具有均勻的覆蓋且可以減輕SCE。保留在奈米結構108的側表面上的介電襯層118可以減少寄生電容並提高裝置性能。如第23圖及第24圖，也可以沉積功函數金屬層123A及123B在閘極隔離壁116的頂表面上。
參照第5圖，在操作570中，形成第二功函數金屬層在圍繞第二組奈米結構的閘極介電層上及在第一隔離結構的頂表面上。例如，參照第25圖、第26A圖至第26C圖、第27圖至第29圖，可以形成功函數金屬層123C在圍繞第二組奈米結構108的閘極介電層122上及在閘極隔離壁116的頂表面上。第25圖及第27圖分別顯示了根據一些實施例的跨越第26A圖及第28圖所示的平面C-C的半導體裝置100的平面圖。第26A圖及第28圖分別顯示了根據一些實施例的沿第25圖及第27圖所示的線段A-A的半導體裝置100的剖面圖。第29圖顯示了根據一些實施例的沿第27圖所示的線段B-B的半導體裝置100的剖面圖。第26B圖及第26C圖顯示了根據一些實施例的第26A圖中所示的半導體裝置100的放大區域H。
在一些實施例中，可以形成遮罩層2542在奈米結構電晶體102-1上，以覆蓋第一組奈米結構108。遮罩層2542可以包括光阻、底部抗反射塗層、硬遮罩及/或其他合適的材料。可以藉由蝕刻製程移除第二組奈米結構108周圍的介電插塞1018及介電襯層118。蝕刻製程可以暴露閘極隔離壁116。在蝕刻製程之後，如第26A圖至第26C圖所示，可以形成以交替配置排列的凹面及凸面在閘極隔離壁116的側壁上。在一些實施例中，如第26B圖所示，在蝕刻製程之後，可以保留介電襯層118的一部分在高k介電層121及閘極隔離壁116之間。如第25圖所示，在移除介電插塞1018及介電襯層118的製程中，形成在閘極間隔物120上的高k介電層121可以保護閘極間隔物120，且防止閘極間隔物損壞。因此，在後續製造製程中，可以減少在奈米結構電晶體102-2中的金屬閘極擠壓及S/D磊晶缺陷。
在一些實施例中，如第26C圖所示，在蝕刻製程之後，可以移除高k介電層121及閘極隔離壁116之間的介電襯層118。其結果是，可以形成氣隙2618在高k介電層121及閘極隔離壁116之間。在一些實施例中，在後續製程中，可以功函數金屬填充氣隙2618，以改善閘極控制並減輕SCE。在一些實施例中，氣隙2618可以被隨後沉積的功函數金屬層123C及閘極隔離壁116包圍。氣隙2618可以減少寄生電容並提高裝置性能。在一些實施例中，閘極隔離壁116及介電襯層118可以包括相同的介電材料。在蝕刻製程之後，可以移除閘極隔離壁116的額外部分(未顯示，類似於第22D圖及第22E圖中的虛線區域)。因此，在後續製程中，額外的功函數金屬可以填充在奈米結構108之間，這可以進一步改善閘極控制並減輕SCE。
如第27圖至第29圖所示，移除第二組奈米結構108周圍的介電插塞1018及介電襯層118之後，可以形成功函數金屬層123C(也稱為「功函數金屬層123-2」)。在一些實施例中，可以移除遮罩層2542，且可以共形地沉積功函數金屬層123C在第二組奈米結構108、閘極隔離壁116及功函數金屬層123B周圍的高k介電層121上。在一些實施例中，沉積在第一組奈米結構108周圍的功函數金屬層123C的第一部分與(together with)功函數金屬層123A及123B可以作為奈米結構電晶體102-1的功函數金屬層123-1。沉積在第二組奈米結構108上的功函數金屬層123C的第二部分可以作為奈米結構電晶體102-2的功函數金屬層123-2。在一些實施例中，可以藉由ALD、CVD或其他合適的沉積方法來沉積功函數金屬層123C。在一些實施例中，功函數金屬層123C可具有從大約1nm到大約6nm的厚度範圍。
在一些實施例中，功函數金屬層123C可以包括氮化鈦(titanium nitride)、氮矽化鈦(titanium silicon nitride)、氮化鈦(titanium nitride)、碳氮化鎢(tungsten carbon nitride)、鎢(tungsten)、鉬(molybdenum)或其他合適的功函數金屬。在沉積功函數金屬之後，如第28圖所示，功函數金屬層123-2可以圍繞第二組奈米結構108，且可以與閘極隔離壁116及介電襯層118的側壁表面接觸。具有介電襯層參照118及閘極隔離壁116，功函數金屬層123-2可以跨越不同的奈米結構電晶體在奈米結構108周圍具有均勻的覆蓋且可以減輕SCE。保留在奈米結構108的側表面上的介電襯層118可以減少寄生電容並提高裝置性能。如第28圖及第29圖所示，也可以沉積功函數金屬層123-2在閘極隔離壁116的頂表面上。
參照第5圖，在操作580中，形成金屬填充物在第一功函數金屬層及第二功函數金屬層上。例如，如第27圖至第29圖所示，可以形成金屬填充物125在功函數金屬層123-1及123-2上。在一些實施例中，可以沉積金屬填充物125在第一組奈米結構108、閘極隔離壁116、第二組奈米結構108及STI區域106上。在一些實施例中，可以藉由ALD、CVD或其他沉積方法毯覆式地沉積金屬填充物125。在一些實施例中，金屬填充物125可以包括鈦(titanium)、鉭(tantalum)、鋁(aluminum)、鈷(cobalt)、鎢(tungsten)、鎳(nickel)、釕(ruthenium)或其他合適的導電材料。在一些實施例中，如第28圖所示，金屬填充物125及功函數金屬層123-1可以作為奈米結構電晶體102-1的閘極結構124-1。金屬填充物125及功函數金屬層123-2可以作為奈米結構電晶體102-1的閘極結構124-2。
參照第5圖，在操作590中，形成第二隔離結構在第一隔離結構上，且第二隔離結構延伸穿過金屬填充物。例如，如第1圖、第2A圖、第2B圖、第3A圖至第3D圖及第4圖所示，可以形成閘極隔離結構130在閘極隔離壁116上，且延伸穿過金屬填充物125。在一些實施例中，可以藉由圖案化製程及蝕刻製程，形成開口在奈米結構電晶體102-1及102-2之間的金屬填充物125中。開口可以延伸穿過金屬填充物125，以隔離閘極結構124-1及124-2。可以毯覆式地沉積介電材料，以填充開口並形成閘極隔離結構130。在一些實施例中，開口可以垂直延伸穿過閘極隔離壁116並進入STI區域106。因此，閘極隔離結構130可以與STI區域106接觸。在一些實施例中，如第1圖及第2A圖所示，閘極隔離結構130可以被限制在閘極間隔物120內。在一些實施例中，如第4圖中的虛線區域F所示，閘極隔離結構130可以沿X軸水平延伸穿過閘極間隔物120及ESL 126且進入ILD層136。在一些實施例中，如第1圖所示，沉積介電材料之後，可藉由化學機械研磨(chemical mechanical polishing，CMP)製程以使閘極隔離結構130、閘極結構124、閘極間隔物120及ILD層136的頂表面平面化。
在一些實施例中，如第2A圖及第3A圖，閘極隔離結構130的寬度小於閘極隔離壁116的寬度。在一些實施例中，閘極隔離結構130的寬度與閘極隔離壁116的寬度的比值(ratio)可以從大約30%到大約80%的範圍。如果比值小於大約30%，則閘極隔離結構130可能不隔離閘極結構124-1及124-2。如果比值大於大約80％，則奈米結構108周圍的功函數金屬層123的覆蓋可能變得不均勻，且跨越在半導體裝置100中的奈米結構電晶體的V
t的均勻性可能降低。
在一些實施例中，如第30圖及第31圖所示，在沉積期間中，可以形成接縫3016在閘極隔離壁116中。如第30圖及第31圖所示，接縫3016可由高k介電層121及閘極間隔物120限制。雖然功函數金屬及/或金屬填充物可填充在接縫3016中，由於高k介電層121及閘極間隔物120的限制，所以閘極結構124可能不會與相鄰的S/D接觸結構短路，諸如第1圖中的S/D接觸結構132。因此，閘極隔離壁116可以減少金屬閘極結構及S/D接觸結構之間的電短路缺陷。
本揭露中的各種實施例提供了用於在具有奈米結構電晶體102-1及102-2的半導體裝置100中，形成閘極隔離壁116的範例方法。奈米結構電晶體102-1及102-2中的每一個都可以具有奈米結構108及圍繞奈米結構108的閘極介電層122。奈米結構電晶體102-1可以包括圍繞奈米結構108的功函數金屬層123-1。奈米結構電晶體102-2可以包括圍繞奈米結構108的功函數金屬層123-2。可以設置閘極隔離壁116在奈米結構電晶體102-1及102-2之間，且與功函數金屬層123-1及123-2接觸。可以設置閘極隔離結構130在閘極隔離壁116上，以電性隔離閘極結構124-1及124-2。在一些實施例中，奈米結構電晶體102-1及102-2可以包括在奈米結構108及閘極隔離壁116之間的介電襯層118。在一些實施例中，奈米結構電晶體102-1及102-2可以包括在奈米結構108及閘極隔離壁116之間的氣隙318。具有閘極隔離壁116及介電襯層118，可以提高在半導體裝置100中的奈米結構電晶體的V
t均勻性，可以減少金屬閘極擠壓缺陷及S/D磊晶缺陷及可以減少在閘極結構124及S/D接觸結構之間的電短路缺陷。
在一些實施例中，提供半導體結構。半導體結構包括一組奈米結構(a set of nanostructures)、閘極介電層、功函數金屬層及隔離結構。所述組奈米結構在基板上。閘極介電層圍繞(wrapped around)所述組奈米結構。功函數金屬層在閘極介電層上且在所述組奈米結構周圍(around)。隔離結構相鄰(adjacent to)所述組奈米結構並與功函數金屬層接觸。功函數金屬層的一部分在隔離結構的頂表面上。
在一些實施例中，隔離結構具有與功函數金屬層相鄰的側壁(sidewall)，且其中所述側壁包括以交替配置(in an alternate configuration)排列(arranged)的凹面及凸面(concave and convex surfaces)。在一些實施例中，所述半導體結構更包括在閘極介電層及隔離結構之間的氣隙(air gap)。在一些實施例中，半導體結構更包括在閘極介電層及隔離結構之間的介電襯層(dielectric liner)。在一些實施例中，功函數金屬層的額外部分(additional portion)在閘極介電層與隔離結構之間。在一些實施例中，隔離結構的高度小於所述組奈米結構的高度。在一些實施例中，閘極介電層包括在隔離結構與所述組奈米結構之間的高介電常數(高k)介電層。在一些實施例中，功函數金屬層包括圍繞(surrounding)所述組奈米結構的四側(four sides)的第一功函數金屬子層及圍繞所述組奈米結構的三側(three sides)的第二功函數金屬子層。
在一些實施例中，本揭露提供一種半導體結構。所述半導體結構包括第一組奈米結構及第二組奈米結構(first and second sets of nanostructures)、閘極介電層、第一功函數金屬層、第二功函數金屬層、第一隔離結構及第二隔離結構。第一組奈米結構及第二組奈米結構在基板上。閘極介電層圍繞第一組奈米結構及第二組奈米結構。第一功函數金屬層在閘極介電層上且在第一組奈米結構周圍。第二功函數金屬層在閘極介電層上且在第二組奈米結構周圍。第一隔離結構在第一組奈米結構與第二組奈米結構之間且與第一功函數金屬層及第二功函數金屬層接觸。第二隔離結構在第一隔離結構上。閘極介電層在第一隔離結構的側壁表面(sidewall surfaces)上。第一隔離結構的第一寬度大於第二隔離結構的第二寬度。
在一些實施例中，所述半導體結構更包括，在第一組奈米結構與第一隔離結構之間的第一氣隙；及在第二組奈米結構與第一隔離結構之間的第二氣隙。在一些實施例中，半導體結構更包括在閘極介電層及第一隔離結構之間的介電襯層。在一些實施例中，半導體結構更包括在第一隔離結構及第一功函數金屬層與第二功函數金屬層上的金屬填充物(metal fill)，其中第二隔離結構延伸穿過(extends through)金屬填充物並與第一隔離結構的頂表面接觸。在一些實施例中，所述半導體結構還包括在第一隔離結構及第一功函數金屬層與第二功函數金屬層上的金屬填充物，其中第二隔離結構延伸穿過金屬填充物及第一隔離結構。
在一些實施例中，本揭露提供一種半導體結構的形成方法。所述形成方法包括形成第一組奈米結構及第二組奈米結構在基板上。形成圍繞第一組奈米結構及第二組奈米結構的閘極介電層。形成介電插塞(dielectric plugs)在第一組奈米結構中的每一個之間及在第二組奈米結構中的每一個之間。形成介電襯層在第一組奈米結構及第二組奈米結構上。形成第一隔離結構在第一組奈米結構與第二組奈米結構之間。所述形成方法包括移除在第一組奈米結構中的每一個之間及在第二組奈米結構中的每一個之間的介電插塞。形成第一功函數金屬層在圍繞第一組奈米結構的閘極介電層上及在第一隔離結構的頂表面上。形成第二功函數金屬層在圍繞第二組奈米結構的閘極介電層上及在第一隔離結構的頂表面上。
在一些實施例中，所述形成方法更包括形成金屬填充物在第一功函數金屬層與第二功函數金屬層上，其中金屬填充物在第一隔離結構上方(above)。在一些實施例中，所述形成方法更包括形成第二隔離結構在第一隔離結構上，其中第二隔離結構延伸穿過金屬填充物並與第一隔離結構接觸。在一些實施例中，形成所述第二隔離結構包括蝕刻金屬填充物，以形成開口在第一隔離結構上方；及以介電材料填充開口。在一些實施例中，形成所述第二隔離結構包括蝕刻金屬填充物與第一隔離結構，以形成開口；及以介電材料填充開口。在一些實施例中，所述形成方法更包括移除在第一組奈米結構中的每一個上及第二組奈米結構中的每一個上的介電襯層，其中保留(remains)介電襯層的一部分在第一隔離結構及第一組奈米結構之間及在第一隔離結構及第二組奈米結構之間。在一些實施例中，所述形成方法更包括從第一組奈米結構及第二組奈米結構移除介電襯層，其中形成氣隙在第一隔離結構及第一組奈米結構之間及在第一隔離結構及第二組奈米結構之間。
應當理解的是，詳細說明部分而非揭露部分的摘要旨在用於解釋申請專利範圍。揭露部分的摘要可以闡述一或多個但不是發明人預期的本揭露的所有可能的實施例，因此，不旨在以任何方式限制附屬請求項。
前述揭露內容概述了多個實施例的部件，使所屬技術領域中具有通常知識者可以更佳地了解本揭露的態樣。所屬技術領域中具有通常知識者將理解的是，他們可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到與在本文中介紹的實施例相同的目的及/或達到相同的優點。所屬技術領域中具有通常知識者將亦應理解的是，這些等效的構型並未脫離本揭露的精神與範疇，且在不脫離本揭露的精神與範疇的情況下，可對本揭露進行各種改變、取代或替代。
100:半導體裝置
102,102-1,102-2:奈米結構電晶體
104:基板
106:淺溝槽隔離區域
108,108-1,108-2,108-3:奈米結構
108t:厚度
112:鰭片結構
114:源極/汲極結構
116:閘極隔離壁
118:介電襯層
119:界面層
120:閘極間隔物
121:高介電常數介電層
122:閘極介電層
123,123-1,123-2,123A,123B,123C:功函數金屬層
124,124-1,124-2:閘極結構
125:金屬填充物
126:蝕刻停止層
130:閘極隔離結構
132:源極/汲極接觸結構
136:層間介電層
318,2218,2618:氣隙
500:方法
510,520,530,540,550,560,570,580,590:操作
1018:介電插塞
1216:隔離壁襯層
1214,1542,2242,2542:遮罩層
3016:接縫
A-A,B-B,B*-B*:線段
C-C,C*-C*:平面
D,G,H:放大區域
E,F:虛線區域
End cap:端蓋
當結合圖式閱讀時，從以下詳細描述中可以最好地理解本揭露的態樣。
第1圖顯示了根據一些實施例的具有閘極隔離壁的半導體裝置的等距視圖。
第2A圖、第2B圖、第3A圖至第3D圖及第4圖顯示了根據一些實施例的具有閘極隔離壁的半導體裝置的平面圖及剖面圖。
第5圖是根據一些實施例的用於製造具有閘極隔離壁的半導體裝置的方法的流程圖。
第6圖至第16圖、第17A圖、第17B圖、第18圖、第19圖、第20A圖至第20D圖、第21圖、第22A圖至第22E圖、第23圖至第25圖、第26A圖至第26C圖、第27圖至第31圖顯示了根據一些實施例的具有閘極隔離壁的半導體裝置的平面圖及剖面圖。
現在將參照圖式描述說明性實施例。在圖式中，相似的元件符號通常表示相同的、功能相似的及/或結構相似的元件。
100:半導體裝置
102-1,102-2:奈米結構電晶體
106:淺溝槽隔離區域
108,108-1,108-2,108-3:奈米結構
108t:厚度
112:鰭片結構
116:閘極隔離壁
118:介電襯層
119:界面層
121:高介電常數介電層
122:閘極介電層
123-1,123-2,123A,123B,123C:功函數金屬層
124-1,124-2:閘極結構
125:金屬填充物
130:閘極隔離結構
C-C,C*-C*:平面
D:放大區域
E:虛線區域
Claims (20)
- 一種半導體結構，包括： 一組奈米結構，在一基板上； 一閘極介電層，圍繞該組奈米結構； 一功函數金屬層，在該閘極介電層上且在該組奈米結構周圍；及 一隔離結構，相鄰該組奈米結構並與該功函數金屬層接觸，其中該功函數金屬層的一部分在該隔離結構的一頂表面上。
- 如請求項1所述的半導體結構，其中該隔離結構具有與該功函數金屬層相鄰的一側壁，且其中該側壁包括以一交替配置排列的凹面及凸面。
- 如請求項1所述的半導體結構，更包括在該閘極介電層及該隔離結構之間的一氣隙。
- 如請求項1所述的半導體結構，更包括在該閘極介電層及該隔離結構之間的一介電襯層。
- 如請求項1所述的半導體結構，其中該功函數金屬層的一額外部分在該閘極介電層與該隔離結構之間。
- 如請求項1所述的半導體結構，其中該隔離結構的一高度小於該組奈米結構的一高度。
- 如請求項1所述的半導體結構，其中該閘極介電層包括在該隔離結構與該組奈米結構之間的一高介電常數介電層。
- 如請求項1所述的半導體結構，其中該功函數金屬層包括圍繞該組奈米結構的四側的一第一功函數金屬子層及圍繞該組奈米結構的三側的一第二功函數金屬子層。
- 一種半導體結構，包括： 一第一組奈米結構及一第二組奈米結構，在一基板上； 一閘極介電層，圍繞該第一組奈米結構及該第二組奈米結構； 一第一功函數金屬層，在該閘極介電層上且在該第一組奈米結構周圍； 一第二功函數金屬層，在該閘極介電層上且在該第二組奈米結構周圍； 一第一隔離結構，在該第一組奈米結構與該第二組奈米結構之間且與該第一功函數金屬層及該第二功函數金屬層接觸，其中該閘極介電層在該第一隔離結構的一側壁表面上；及 一第二隔離結構，在該第一隔離結構上，其中該第一隔離結構的一寬度大於該第二隔離結構的一寬度。
- 如請求項9所述的半導體結構，更包括： 一第一氣隙，在該第一組奈米結構與該第一隔離結構之間；及 一第二氣隙，在該第二組奈米結構與該第一隔離結構之間。
- 如請求項9所述的半導體結構，更包括在該閘極介電層及該第一隔離結構之間的一介電襯層。
- 如請求項9所述的半導體結構，更包括： 一金屬填充物，在該第一隔離結構及該第一功函數金屬層與該第二功函數金屬層上，其中該第二隔離結構延伸穿過該金屬填充物並與該第一隔離結構的一頂表面接觸。
- 如請求項9所述的半導體結構，還包括： 一金屬填充物，在該第一隔離結構及該第一功函數金屬層與該第二功函數金屬層上，其中該第二隔離結構延伸穿過該金屬填充物及該第一隔離結構。
- 一種半導體結構的形成方法，包括： 形成一第一組奈米結構及一第二組奈米結構在一基板上； 形成圍繞該第一組奈米結構及該第二組奈米結構的一閘極介電層； 形成一介電插塞在該第一組奈米結構中的每一個之間及在該第二組奈米結構中的每一個之間； 形成一介電襯層在該第一組奈米結構及該第二組奈米結構上； 形成一第一隔離結構在該第一組奈米結構與該第二組奈米結構之間； 移除在該第一組奈米結構中的每一個之間及在該第二組奈米結構中的每一個之間的該介電插塞； 形成一第一功函數金屬層在圍繞該第一組奈米結構的該閘極介電層上及在該第一隔離結構的一頂表面上；及 形成一第二功函數金屬層在圍繞該第二組奈米結構的該閘極介電層上及在該第一隔離結構的該頂表面上。
- 如請求項14所述的形成方法，更包括： 形成一金屬填充物在該第一功函數金屬層與該第二功函數金屬層上，其中該金屬填充物在該第一隔離結構上方。
- 如請求項15所述的形成方法，更包括形成一第二隔離結構在該第一隔離結構上，其中該第二隔離結構延伸穿過該金屬填充物並與該第一隔離結構接觸。
- 如請求項16所述的形成方法，其中形成該第二隔離結構包括： 蝕刻該金屬填充物，以形成一開口在該第一隔離結構上方；及 以一介電材料填充該開口。
- 如請求項16所述的形成方法，其中形成該第二隔離結構包括： 蝕刻該金屬填充物與該第一隔離結構，以形成一開口；及 以一介電材料填充該開口。
- 如請求項14所述的形成方法，更包括： 移除在該第一組奈米結構中的每一個上及該第二組奈米結構中的每一個上的該介電襯層，其中保留該介電襯層的一部分在該第一隔離結構及該第一組奈米結構之間及在該第一隔離結構及該第二組奈米結構之間。
- 如請求項14所述的形成方法，更包括： 從該第一組奈米結構及該第二組奈米結構移除該介電襯層，其中形成一氣隙在該第一隔離結構及該第一組奈米結構之間及在該第一隔離結構及該第二組奈米結構之間。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US63/367,856 | 2022-07-07 | ||
| US63/383,183 | 2022-11-10 | ||
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Publications (1)
| Publication Number | Publication Date |
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| TW202410204A true TW202410204A (zh) | 2024-03-01 |
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